VCD generazione di file in VHDL

[muni123]

Ciao a tutti,
Qualcuno mi può fornire informazioni sulla creazione del dominio. VCD file in VHDL testbench
Ho bisogno di comandi che usiamo e in cui per mantenere i comandi all'interno del testbench.
simile a $ dumpfile () in Verilog testbench ...

Thanks & Regards

 

[pini_1]

Nel mio sito, http://bknpk.no-ip.biz/I2C/leon_2.html, mi spiegano come (e perché) ho generato VCD da file VHDL a:
Componente VHDL per generare onde VCD per sostituire GHDL opzione dump VCD onda
GHDL ha una capacità molto limitato quando si tratta di generazione di onde di VCD.Essa produce o VCD per l'intero disegno di tutti i tempi di simulazione ...

 

[HYS]

Dipende anche sul simulatore se supporta VCD file di discariche ...
In caso di ModelSim Mentor, ha alcuni comandi, come
- File vcd
- VCD aggiungere <signal_name>
Questi comandi possono essere utilizzati per ottenere dump VCD dei segnali di scelta ..

Con i migliori saluti,
Harish