Synopsys-Sintesi

[etherios]

Io sono uno che descrive la piena tolleranza cella Synopsys e voglio essere sintetizzata con la piena tolleranza cella della mia libreria di 0,13, ma lo strumento utilizza la porta attuazione.Cosa devo fare per essere sintetizzata con cellule che voglio dalla biblioteca?

 

[AlexWan]

hi, etherios
Se si dispone di una cellula di addr, penso che si può scrivere la netlist per il tuo addr.Pagano solo la vostra attenzione sul ritardo di interconnessione e delle cellule.

Buona fortuna!

 

[etherios]

come possiamo farlo in RTL descrizione?Può essere più specifico?Se potete inviarmi un esempio

 

[gerade]

è possibile scegliere quali tolleranza per l'uso, in DC ultra.meglio leggere il documento o materiale di formazione avanzata per la sintesi di Synopsys chip

 

[skynet]

Dopo compilare utilizzando il tuo design ultra DC,
il tutto si trasformerà in cella.Non è possibile stimare il tipo di logica che porta andare a utilizzare, ma ultra DC darà una funzione equavalent TRL dal tuo codice.
Il tipo di porta logica, dopo la compilazione è fino a raggiungere la tua vincolo impostazioni!

 

[z81203]

usare il tuo cellulare direttamente.come questo:
DW01_add # (35) iad01 (. A ((mo34_01_1 [33], mo34_01_1)),. B ((mo34_02_1 [33], mo34
_02_1)),. CI (1'b0),. SOMMA (mo35_1_1),. CO (co01));

 

[gerade]

dispiace, mi sbaglio, non è possibile specificare utilizzando tolleranza ultra DC, questo sarà uno scegliere uno per sé,

ma ancora prima di andare a compilare, nel corso di elaborazione, è possibile specificare in DW tolleranza.DC quindi non scegliere un altro.

 

[moltiplicatore]

Per quanto riguarda la risposta z81203 ..

Penso che come mezzo etherios vigore DC a sintetizzare utilizzando 1-bit Full Adder cella dal fisico biblioteca, non sintetico laibray (DW01_add è da Synopsys Designware Libray).
Il problema è come dc a synythesize vigore il codice di un processo utilizzando un 1-bit FAdder cella.

Per le seguenti examble processo SystemC

my_process nullo (void) (
sc_logic x, y, z, somma, trasportare;
x = x_in.read (); y = y_in.read (); z = z_in.read ();
somma = x ^ y ^ z;
portare = (x & y) | (y & z) | (x & z);
S_out.write (somma); C_out.write (portare);
)

è sintetizzato con 2 XOR2 porta cellulare e un AO22 cella (che contiene 2 E e uno O), ma il 1-bit Full-Adder cellule dello stesso phhysical biblioteca è più piccola e ritardi.

 

[etherios]

Dopo tanto tempo ho trovato una soluzione almeno per la descrizione strutturale del circuito.Se qualcuno può fornire qualcosa per il comportamento plz tell me.
Ecco la lista

libreria IEEE;
IEEE.std_logic_1164.all uso;
GTECH biblioteca;
gtech.gtech_components.all uso;

entità tolleranza è
porto (a, b, cin: in std_logic;
somma, giudice: in std_logic);
fine tolleranza;

architettura di tolleranza è
- Synopsys dc_script_begin
- (set_map_only trovare (riferimento ", GTECH_ADD_ABC"))
- Synopsys dc_script_end

iniziare
U1: GTECH_ADD_ABC porta mappa (a, b, cin, somma, tribunale);
fine tolleranza;

 

[seasonyangd]

Penso che ci dovrebbe essere una opzione in DC o DC ultra per spegnere il DW dedurre. Is this correct?