Semplice script per simulare.

[otis]

Ciao, qualcuno potrebbe aiutarmi con la scrittura di un semplice script per l'esecuzione di simulazione in ambiente cadenza, ad esempio .. - File TB - test_tb.v bfm_1.v bfm_1.v test_case_1.v - file RTL - test_rtl.v Per file di cui sopra che voglio fare la simulazione (Verilog). Non ho bisogno e advacne opzioni al momento. Solo simulazione di base per vedere i Grazie in anticipo della forma d'onda.

 

[karan hans]

si avrebbe bisogno di fare un fare un makefile in forza di tale implementare tutti i comandi batch (vengo da Windows) ad esempio, se la vostra utilizzando ModelSim che ha un comando prompt dei youd scrivere $ ncvlog-lavoro lavoro testbench.v design.v> file di log. accedere poi fare un ncsim con l'interruttore vari ottimizzazione del progetto e mettere il tutto in un altro file di registro per poi fare grep ncerror o ncnote sul [COLOR = "Silver"] logfile [SIZE = 1] -------- - Messaggio aggiunto a 21:59 ---------- post precedente era a 21:53 ---------- [/SIZE] [/COLOR] beh, non esattamente $, ma questo è quello che abbiamo fatto come stagisti nell'ambito del dev solaris env. comunque non IAM sicuro il resto di voi, ma qualcuno può dirci 1) come i tecnici cadenza impostare l'ambiente di progettazione e quali sono esattamente questi script perl in modo da auto matize il processo. qualcuno potrebbe anche dirci 2) dove si possono ottenere disegni semplici con i loro testbench (non necessariamente i più complicati a opencores.org).

 

[pini_1]

Forse questo può essere d'aiuto. Questo è il più vicino che ho trovato. Rimuovere Specman chnage e VHDL con Verilog. [Url = http://bknpk.no-ip.biz/my_web/IP_STACK/run_script_stages.html] VHDL, Verilog, progettazione, verifica, script, ... [/url]

 

[ljxpjpjljx]

Irun-64bit-lavoro worklib-messaggio-access + RWC-licqueue \-ALLOWREDEFINITION \-vlogext h \ \ vh-vlogext-notimingchecks \-loadpli1 $ {} MG_LIB / cadence_nc_verilog / mm_nc_dynamic: mgboot_nc \-input fsdb.tcl \-define ***** \-V93 \-endlib \ test_tb.v bfm_1.v bfm_1.v test_case_1.v test_rtl.v \

 

[qieda]

Ciao, si può anche mettere tutte le opzioni in un unico da ljxpjpjljx irun_options.f ad esempio, file e iniziare con Irun-f per esempio irun_options.f irun_options.f

 accesso + RWC test_tb.v bfm_1.v bfm_1.v test_case_1. v test_rtl.v

 

[otis]

Grazie a tutti .... E 'davvero mi ha aiutato!