Scrittura testbench in verilog o e lingua?

[wilfwolf]

Io preferisco il parere del take_care00.Per bloccare i livelli, verilog possono fare bene, ma a livello di sistema di grandi dimensioni, è più potente e

 

[sarath51]

Come Cadence ha acquisito Verisity e vi è una forte voce che "e lingua" viene spinto come standard IEEE per la verifica, la prospets e di verifica basati sembra elevata.

 

[zhangpengyu]

E si dovrebbe usare,
ma anche veloce per blocco
a livello di verifica.

 

[junchaoguo51888]

verilog è la piattaforma comune, ma può essere che non è la migliore per la progettazione

 

[funzero]

E fa bene.
Essa è stata progettata per essere una verifica lingua.
e hanno un buon sostegno da verisity.

 

[Arnold]

se hai una E nella sua squadra di esperti, è possibile scegliere E, altrimenti, usando altri.E 'troppo difficile da imparare, soprattutto non esiste un ingegnere esperto di mentoring voi.

 

[andrewcbl]

Dovrebbe essere 'e' la lingua, se si può solo scegliere da 'e' e verilog.'e' ha un sacco di buone caratteristiche difficilmente trovato in Verilog.

 

[foster_cn]

E sicuramente scegliere, almeno hai la possibilità di studiare di nuovo personale

 

[hys]

Ci sono sempre di più approcci per verificare a qualsiasi disegno o modello.Questo in realtà dipende del tipo di progettazione e fare ciò che hanno e il livello di verifica dovrebbe essere fatto.

1.Incase hai piccolo disegno e molto meno la logica di controllo e dati percorso,
vorrei suggerire di utilizzare alcuni strumenti come Cadence IFV e PSL per affermazioni.Sì. ..Sono suggerendo ABV (Asserzione Basato Verifica) qui ...

2.È anche possibile utilizzare Specman ambiente basato su ...che è anche robusto e solido.Questo si può usare a prescindere dal fatto che ur design è controllo intensivo dei dati percorso intensivo.

3.Nel caso in cui si sono solo facendo un sanity check ..di alcune funzionalità di base ...allora è bene andare avanti la costruzione di una verilog testbench ...

Ci sono molte altre cose che si può fare ...e solo a guardare quello che e necessario fare ..

 

[Rake]

Se posso scegliere, allora SystemVerilog, ovviamente!
E 'l'ultima moda, ogni venditore è in grado di supportare ed è free.don' t rifiuti tanti scegliere in tempo language.just passi il tuo engery a trovare il vostro bug.