Scrittura testbench in verilog o e lingua?

[wilfwolf]

Ho in programma di scrivere una interfaccia PCMCIA testbench.Ci sono due lingue che possono selezionare, verilog o e, come faccio a prendere una decisione?Ci sono una persona utilizzato sia di loro e prima di darmi qualsiasi Consigli?
Thx.

 

[thriller_wu]

Penso che l'uso della lingua di verifica per costruire testbench sarà better.But verilog sarà più veloce durante l'esecuzione di simulazione.

 

[luoliuzhu]

Penso che si dovrebbe scrivere con testbench E.

 

[ariete]

devi utilizzare l'e-lingua.

 

[ic_design]

Verilog è il più portatile, è molto veloce.

 

[ariete]

U devono utilizzare la lingua e

 

[daniel @ 2004]

E la lingua

 

[davidyu]

Ho utilizzato il Jeda, e forse la lingua è un bene per u.

 

[nand_gates]

Verilog è il migliore!
Al più si può provare SystemVerilog
Non pensare mai di usare TestBuilder!

Vera e sono buone, ma costoso!
Vera sarà più lento perché utilizza
il PLI di integrarsi con Verilog!

 

[rakko]

dimenticare e.la sua quasi morto.non molti usano questa lingua più.troppo diffiult per imparare e manca di molte caratteristiche di un ambiente migliore, come VERA.Synopsys vera dà via libera se si acquistano VCS simulatore.La lingua di Vera è il C in modo qualunque codice di prova si sviluppa sarà portatili ad altri strumenti più facile.Se non può permettersi vera poi suggerire i verilog.vorrei utilizzare anche verilog anziché E / specman.

 

[haoboy]

Penso verilog è più comune, si corre meglio in simulazione

 

[oxford]

E la lingua e Vera, che è meglio?

 

[adrian_hu]

nand_gates:
perché non testbuilder?puoi darci maggiori dettagli?

 

[take_care00]

Hi wilfwolf,

La risposta dependes su quanti soldi puoi spendere e quanto grande è il tuo design.Se si verifica uno di diversi milioni di porte ASIC le migliori scelte di oggi sono E o Vera (in 2 anni da oggi sarà probabilmente SystemVerilog).
Ma dalla tua e-mail mi sembra che stai facendo blocco a livello di verifica.Se questo è il caso verilog può essere ancora una buona / scelta ragionevole.

Si potrebbe anche voler considerare SystemC che sta guadagnando un sacco di slancio specialmente in System livello verifica.

alcune osservazioni in merito precedenti e-mail:
- E 'vero che Vera resemmbles C , ma non è Vera C e non può essere ad altri strumenti portatili.Vera è supportato solo da Sinossi.
- Vera non è libero.Che
cos'è la libera VeraLight è che è un sottoinsieme di Vera e don'support più avanzate / poerfull funzioni disponibili a Vera.Vera è un concorrente per E (in termini di completezza e la potenza del linguaggio), ma non è VeraLight.Per progetti di piccole dimensioni VeraLight può essere in grado di utilizzare, ma per le grandi VeraLight ASIC hai bisogno Vera o E.

Spero che questo aiuta.

Mi raccomando

 

[rahulk_123]

per testbuilder checkout
http://www.testbuilder.net

 

[xworld2008]

Non mi piace scrivere testbench uso c , perché verilog
filo o reg sono quattro variabili, ma C e C 2 uso variabile.quando utilizzo C o C per scrivere testbench, mi sembra avere qualcosa non mi è scesa bene.

 

[mingchieh6819]

Ritengo che scrivere testbench in verilog.Si è più migliore rispetto alle altre lingue.Renderà più facile del flusso di progettazione.

 

[supercst]

a fare la verifica, verilog solo non può fare molto bene.
perché ha bisogno di tanti vettori a coprire le spese di progettazione.
E in grado di fornire prova casuale vettori, utilizzando in modo E sarà una buona scelta.
SystemVerilog non è supportato anche adesso, e qualche temporale non è così come e.

 

[sarath51]

Presenlty e-lingua è un vantaggio rispetto agli altri Veriifcation lingue.

 

[funzero]

Verilog è popolare, ma è appositamente progettato e per la verifica.
Verilog ha buona sostegno.