routing SDRAM con FPGA

[jdhar]

Sto cercando di rotta 2 Micron 256 Mbit (16-bit di dati) IC di un FPGA.Segnali E 'un dispositivo Quad FlatPack, così anch'io ho 2 banchi dedicati per SDRAM (non ci sono condivise per mantenere le cose semplici).Il lato superiore della FPGA è per 1 modulo, e il lato inferiore per il modulo 2.Ho 3 domande (questo è per un 4-board layer, non impedenza controllata):

1) devo inserire il IC SDRAM con il suo asse lungo parallelo al pin FPGA, o dovrei 'Stand Up' il circuito integrato con il suo asse lungo perpendicolare al pin FPGA.Il primo metodo, posso raggiungere più brevi lunghezze di traccia per il lato del SDRAM più vicino al chip FPGA, ma non riesco a pareggiare le lunghezze netto del lato più lontano dalla FPGA.

Se mi alzo la IC, posso 'probabilmente' raggiungere la parità di lunghezza netta, ma la lunghezza media sarà più lungo.

Quale metodo pensate sia meglio?

2) Come sono i SDRAMs cronometrato?Solo attraverso i pin sulla FPGA?Ho 2 PLL sulla FPGA, quindi voglio sapere se devo usare un pin speciale per l'orologio sul SDRAM.Questo potrebbe limitare severamente la mia collocazione dei circuiti integrati SDRAM.

3) Per il piano di alimentazione, deve tutta la porzione sotto il FPGA essere la tensione di core, o semplicemente un 'anello' sotto i piedini.Mi pare l'intera parte dal tutto dentro funziona a 1,8 V ...

Thanks a lot!

 

[tux]

Salve
Primo posto il dispositivo di SDRAM simmetricamente e metterli nel centro del ca banca FPGA uguale distanza.

1.I clock star instradato o margherita?a seconda della topologia di assegnazione clock pin di altri segnali da decidere.

 

[jdhar]

Hey - non capisco il tuo post troppo bene.Devo inserire il SDRAM in parallelo con la banca FPGA, o perpendicolare?

Eclock Th saranno provenienti dalla FPGA; tutti i segnali sono punto a punto.

 

[tux]

Salve
SDRAM dovrebbe essere messo in parallelo con la parola FPGA BANK

 

[jdhar]

Grazie

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Ciò significa che le reti segnale non sarà uguale in lunghezza, però, così che un problema?

Inoltre, sto usando un PLL out pin a un buffer TI Clock, che saranno poi a ventaglio per entrambe le SDRAMs ..la distanza è di circa 1,5 ". Is this ok?