q di verifica?

1) Creare la verifica piano
2) Creazione di banco di prova, usando HDL o e.
3) Creazione di casi di test.
Simulazione Run 4).
5) Controllare i risultati e la copertura.

Saluti,

 
non sanno come.l'ariete FIFO asincrona è molto difficile da verificare.

 
1) scrivere un piano: quali condizioni da verificare.
per esempio: solo leggere, scrivere solo; A leggere scrivere e B A più veloce di B, B A leggere scrivere e B più veloce di A; A scrivere B A leggere più veloce di B; ...
2) costruire enviorenment verifica di tale piano.
3) l'analisi e la verifica a bordo FPGA per trovare condizioni più corener che non avete pensato, e aggiungerli nel piano (1), completare le enviorenment verifica con l'aggiunta di modelli più.

 
1.FIFO completo
2.FIFO vuota
3.FIFO overflow
4.FIFO underflow
5.Reset di recupero (Se FIFO può essere somministrato soft reset).Anche durante il reset dovrebbe essere nulla di scritto e di occupazione dovrebbe
restano a zero.Anche durante nulla reset dovrebbe essere letto da FIFO e occupazione dovrebbe rimanere a zero.
6.Simultanea di leggere e scrivere, quando FIFO è vuoto, pieno, mezzo pieno, una voce in FIFO, una voce meno FULL.
7.Se FIFO ha quasi piena e quasi vuoto quindi confermare che anche.
8.Check seguenti combinazioni - WWWW, WRWRWR, rrrr, WWRRWWRR, WWRWWR, RRWRRW.

 
Ram FIFO è di solito RAM dual port generato dal compilatore di memoria.
compilatore di memoria danno un modello Verilog.il controller scritte da te verificare la bandiera di vuoto, pieno, mezzo vuoto e mezzo vuoto (se necessario) con il modello di ram.

 

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