Problemi con PLL che non si blocca

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Sadegh.j

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Ciao Ho progettato un PLL che non chiudeva bene. Tutti i blocchi funzionano perfettamente, ma il sistema non si blocca. Lo so, è probabilmente il filtro di anello e mi chiedevo che cosa fare con esso. Grazie
 
[Quote = Sadegh.j] Ciao, hanno progettato un PLL che non chiudeva bene. Tutti i blocchi funzionano perfettamente, ma il sistema non si blocca. Lo so, è probabilmente il filtro di anello e mi chiedevo che cosa fare con esso. Grazie [/quote] se il filtro loop è troppo ampia? forse poco più dettagli sono bisogno come il chip PLL utilizzato e uno schema possibile di filtro ecc
 
Hi c'è chip. Sto progettando il chip me stesso. Il filtro loop è un polo semplice e un RC pari a zero, così come indicato nel libro di CMOS del Razavi. Può essere questo è ciò che non funziona .....
 
Mi sono perso - si simula il pll o pane-imbarcato uno? Se la simulazione - potrebbe non funzionare abbastanza a lungo. Ci vuole davvero un momento loong per farlo bloccare. Accorrete poco di più.
 
Sto simulando il PLL, e non sono niente imbarco pane. Sono simulando il PLL per lungo tempo, quindi nessun problema con questo. La tensione di controllo del VCO oscilla intorno al suo valore "corretto" per un po 'di tempo, ma scende a zero tutto ad un tratto. Il motivo, credo sia il filtro di anello, io manderò la tensione di controllo del VCO presto. Grazie
 
E 'davvero strano. I cant 'dire nulla in merito che se non vedo oscillazione Vc. In attesa per il risultato della simulazione. Cheers, Advares
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Ciao Ho allegato l'oscillazione Vcontrol. L'uscita dovrebbe rimanere intorno 0.4V, ma bene, non è così. Grazie
 
Ciao, ben simulando PLL solo per 60ns non è certo sufficiente. Se guardate qualsiasi comercial pll il tempo di blocco noi in ms. Direi che il circuito è appena al suo stato iniziale - non si avvicina nemmeno a bloccare. Ho capito ci vuole un sacco di tempo di simulazione, ma 60ns non è certamente sufficiente. Se si riesce a farlo funzionare per 1 ms e ad accelerare i sims salvo forse solo uno o due nodi.
 
[Quote = Teddy] Ciao a tutti, anche la simulazione di PLL per soli 60ns non è certo sufficiente. Se guardate qualsiasi comercial pll il tempo di blocco noi in ms. Direi che il circuito è appena al suo stato iniziale - non si avvicina nemmeno a bloccare. Ho capito ci vuole un sacco di tempo di simulazione, ma 60ns non è certamente sufficiente. Se si riesce a farlo funzionare per 1 ms e ad accelerare i sims salvo forse solo uno o due nodi. [/Quote] Secondo la figura sembra non essere una questione di tempo di simulazione. Tryto permutare il referance e il segnale di retroazione all'ingresso del PFD. Per favore fatemi sapere il risultato.
 
Teddy, io non credo che sia il tempo di simulazione, il PLL teoricamente possibile bloccare in meno di 10 ns. AdvaRes: Che cosa vuoi dire?
 
[Quote = Sadegh.j] Teddy, io non credo che sia il tempo di simulazione, il PLL teoricamente possibile bloccare in meno di 10 ns. AdvaRes: Che cosa vuoi dire [/quote] Ciao Sadegh.j, Il PDF ha due rigth ingresso? :. Il riferimento di clock e il segnale di retroazione (l'uscita del divisore di frequenza Simply tenta di permutare la loro connessione alla PFD.
 
pll tempo di blocco è maggiore pll di tempo del filtro loop costante. avete progettato un filtro RC con un palo di circa 1 GHz?
 
AdvaRes: sto facendo orologio sovracampionamento pure, quindi non posso semplicemente fare la permutazione. Donmarino: Perché dici questo? Il polo è a circa 300Mhz, ma il filtro loop è il filtro di anello molto conosciuto utilizzando quando si dispone di una pompa di carica. Teoricamente, il margine di fase di 53 gradi. (Simulazione MATLAB) Grazie ragazzi
 
Guardando il quadro - qual è la frequenza di riferimento? Quanta corrente si scarica sul tuo filtro di anello - sembra avere ripple enorme sulla tensione di controllo - in effetti il ​​ripple è di circa il 10% della tensione di comando - qualsiasi VCO sarebbe andato banane. e l'ultimo - qual è la tua zona morta PFD?
 
Il circuito dovrebbe funzionare a 10Ghz, L'ondulazione è enorme, perché il PLL non è bloccato. La zona morta è determinata dalla metastabilità del flop. Non credo che questo è il motivo però. I pompare 0,5 mA nel mio filtro d'anello. Grazie [size = 2] [color = # 999999] Aggiunto dopo 3 ore e 11 minuti: [/color] [/size] Ok, il PLL bloccato in 10Ghz e 500ps. Il problema con il filtro di anello, e anche con quella dei buffer nel mio circuito. Al momento, il buffer è l'ideale però.
 
[color = # 999999] Aggiunto dopo 3 ore e 11 minuti: [/color] [/size] Ok, il PLL bloccato in 10Ghz e 500ps. Il problema con il filtro di anello, e anche con quella dei buffer nel mio circuito. Al momento, il buffer è l'ideale, però.
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Buono a sapersi.
 
Grazie, ora sto cercando una struttura ad anello più complicata filtro, possono essere con due zeri e un polo, o due zeri e tre poli, in modo da poter avere più libertà, qualche suggerimento?
 
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