GCLK pin FPGA Xilinx

J

jgorsk

Guest
Cerco di disegnare un crcuit con Spartan 2E.Io uso ISE ISE 5,1 e 4,2.
Ci sono pochi orologio pin di ingresso del progetto.Non voglio che siano
GlobalClock pin (GCLK), ma utilizzando le forze placer GCLK invece di generale
IO scopo pin.
Quando si tenta di assegnare cloks non GCLK spille, placer relazioni errori.

C'è un modo per evitare placer di assegnare automaticamente l'orologio
segnali di GCLK pin?

 
gclk il pin è stato progettato per guidare le linee di clock.If si guidare un orologio per gli altri pin è possibile utilizzare un normale ibuf e, dopo un percorso interno che bufg l'orologio.
Se si utilizza gclk è sempre fatto un errore.
G.

 
Hi jgorsk,

Come ha detto il miglior tlp71@hotmail.com pensare di fare è utilizzare un IBUF e poi una BUFG.Ho sempre farlo in HDL livello, in VHDL sarebbe qualcosa di simile a questo:

...
...

i_ibuf_clk80: ibuf
porta mappa (
i => clk80,
O => clk80_buf
);

i_bufg_clk80: bufg
porta mappa (
i => clk80_buf,
O => clk80_gbuf
);

E il "clk80_gbuf" segnale è quello di usare come orologio nel tuo FFS in seguito.

-Maestor

 
Se si utilizza FPGA Express, quindi questo problema è evitare di utilizzare vincolo modificare.

GTECH dopo la mappatura, è necessario modificare vincolo.selezionare porta TAB, quindi
controllare "non uso" globale del buffer sezione dedicata al non-pin orologio.

luogo
e router motore non si lamentano.

 
Quindi, se vogliamo usare un normale IO a GCLK pin,
devo inserire manualmente nel mio IBUFG VHDL?

thx!

 
Ciao!

In primo luogo, abbiamo bisogno di maggiori informazioni circa il vostro design, è già instradato bordo - PCB è già fatto?

Se non si può fare di un design che non usa il GCLK pin, se si dispone di una pensione che avete fatto e di utilizzare il GCLK come utente IO I dont di vedere il problema, perché si può usare come si desidera.

Se è possibile si prega di caricare l'errore / warrning relazione ISE sarà verry utile per vedere qual è il problema.

Il suggerimento che posso darvi è scrivere i propri file UCF questo è il potente strumento per rendere il compilatore grido

<img src="http://www.edaboard.com/images/smiles/icon_lol.gif" alt="Laughing" border="0" />bart

 
Hi zcq,

Bartart Come detto, abbiamo bisogno di maggiori informazioni sulla vostra progettazione.
Se ho capito quello che vuoi è solo l'utilizzo di un pin GCLK come un normale IO, è quello giusto?in tal caso non devi preoccuparti di nulla nel tuo VHDL.Devi solo scrivere il codice e gli strumenti farà il resto.

E 'solo quando si ha bisogno di qualcosa di strano come IBUF a BUFG o IBUFG di DLL per BUFG quando hai bisogno di istanziare i componenti a livello RTL, è necessario fare per aiutare ti sintesi strumento per capire cosa si desidera.

Saluti,

-Maestor

 
Il mio piccolo .. Inoltre gclk o GCK non è un I / O pin.

Si tratta di un apposito pin ..in caso hai bisogno di qualche basso skew percorso di ingresso per l'orologio ancora othervise utente può configurare come un pin solo ...

ed è sempre una buona pratica per mantenere l'orologio segnali mediante perni gck

 
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