Errori su MSB e LSB non valida in funzione Verilog

[neerajgoyal]

Ho seguente funzione nel mio modulo Verilog. Ricevo errore che invalida MSB e LSB per first_image_final e second_image_final. Please help me out funzione [7:0] differenza; ingresso [20479:0] first_image_final; ingresso [20479:0] second_image_final, ingresso control_second_image, ingresso control_second_signal, ingresso control_first_signal, reg [7:0] temp_difference; intero i, j, k: cominciare for (j = 0; j <* finestra finestra, j = j +8) iniziano for (i = 0; i <Finestra *, i = i +8) iniziano temp_difference [7:0] = temp_difference [ 7:0] + (first_image_final [i + j + k + control_first_signal +7: i + j + k + control_first_signal] - second_image_final [i + j + k + control_second_signal +7: i + j + k + control_second_image]); fine k = k + 5120, differenza di fondo [control_second_signal +7: control_second_signal] = temp_difference [7:0]; fine endfunction

 

[nand_gates]

Questo è il problema! differenza [control_second_signal +7: control_second_signal] = temp_difference [7:0], differenza è definito come [7:0] Cosa ur cercando di fare è spostare il valore di ritorno come da parametro di input. Altro problema è k non è inizializzare!