Domanda: errore di fase costante del PLL

[Danielye]

In teoria PLL classico, l'errore steay fase dipende dal guadagno ad anello (K), e l'errore frequecy iniziale (Df).Tuttavia, l'errore potrebbe costante fase del PLL è impostabile da noi?Se voglio l'errore costante fase di 100us dopo bloccato, cioè, la differenza di orario tra il fronte di salita del riferimento in ingresso e quella del segnale di ritorno divisa da VCO,
Come progettare l'architettura del PLL.

Grazie in anticipo!

 

[strabush]

Se si dispone di un integratore nel filtro loop (e un integratore può essere anche una corrente di carica pompa di caricamento di un condensatore), quindi, per definizione, l'errore di fase PLL è pari a zero.
Se si aggiunge un offset DC per l'integratore, questo causerà un errore equivalente fase precisa nel circuito PLL per correggere il iniettato offset, che è quello che lei ha chiesto.

 

[Danielye]

strabush, la ringrazio molto.
Ma, come aggiungere questo regolabile DC offset per l'integratore?

Non ci sono intergrators ideale, in modo costante l'errore di fase non può essere pari a zero per lungo tempo.Sono confuso, che il modo di rendere il segnale in uscita sincronizzazione con l'ingresso di riferimento (zero errori di fase).

Se il filtro digitale è utilizzato per il filtro loop, il intergrator ideale potrebbe essere attuato?

 

[biff44]

Non confondere i due argomenti.Qualsiasi Phase Locked Loop con un integratore nel filtro di loop è in grado di zero errori di fase, e Phase Locked Loop senza un integratore nel filtro di loop è destinata a un errore statico di fase, la cui entità è legata al guadagno a ciclo aperto.

Quello che vuoi è somethng diverso.Da qualche parte nel vostro sistema vi è un rivelatore di fase.Supponiamo che è uno standard "pompa di carica" di stile.In questo tipo, impulsi di corrente uscire se la fase è leader, e - impulsi di corrente uscire se la fase è laging (avrei potuto che indietro).L'idea è di incentivare l'alto o verso il basso la tensione ai capi di un condensatore con il o - impulsi di corrente.Se alla pompa di carica, si introduce una corrente di polarizzazione, per esempio 100 microampere, poi la Phase Locked Loop sarà inclinare la sua fase in modo che una correzione -100 microampere di impulsi di corrente è stata prodotta.Questo continuerà a tempo indefinito, e la tua fase sarà seduto lì con un offset.Purtroppo, ci sarà abbondanza di gamma impulsi di corrente in uscita dal rilevatore di fase, che si trasformerà in sidetones RF spurie di grandezza significativa a oscillatore controllato in tensione.Se si può vivere con quelle RF speroni, si è fatto.In caso contrario, sarà necessario un sistema più complesso ...

 

[Danielye]

Questo è un PLL speciale.Ci sono due ingressi di riferimento con la fase diversa.

in primo luogo, il segnale di output dovrebbe sincronizzazione con l'ingresso di riferimento con uno zero erro fase costante.

In alcune condizioni, il riferimento sincronizzato è perso, e PLL dovrebbe passare ad un altro riferimento.Il punto è che la fase del segnale di uscita deve mantenere la stessa cosa per la perdita di riferimento, mentre la frequenza sincronizza il secondo riferimento.

Al fine di attuare questo sistema, le diverse fasi del riferimento a due saranno misurati.Il passaggio del riferimento, il PLL può contenere questa differenza di fase.È per questo che voglio l'errore costante fase può essere sintonizzabile.

Potrebbe cortesemente fornire alcuni suggerimenti di architettura di questo tipo di PLL.

 

[biff44]

Non credo si possa fare.Se il riferimento 2 (quello che è sempre lì) non è esattamente la stessa frequenza del primo riferimento (quello che se ne va), si avrà un errore durante il cambiamento di fase con il tempo sempre più.Quando il primo riferimento scompare, il PLL può bloccare sul riferimento 2, ma sarà presto raggiungere qualsiasi differenza di fase e la differenza di frequenza impartita dal riferimento 2.La semplice aggiunta di una fase di compensazione ad un sbloccato 2 di riferimento che non aiutino a nulla, tranne nel brevissimo termine (forse centinaia di millisecondi).

Inoltre, la transizione PLL dal primo riferimento al secondo riferimento non è facilmente realizzabile senza la possibilità di impulsi scivolare, ecc

Se fossi in questo modo, vorrei invece avere il riferimento 1 guida di un PLL per bloccare il riferimento ad esso 2.Vorrei quindi bloccare il VCO uscita solo per il riferimento 2.Quando il riferimento 1 è andato via vorrei disattivare la pompa di carica del PLL di riferimento e lasciare che il riferimento 2 free-run fino a quando il ritorno di riferimento 1.Potreste aver bisogno di un ampli molto basso op perdite e condensatori in polistirolo per tenere la tensione (e, naturalmente, un tempo molto lungo PLL riferimento costante), oppure una sorta di campione e tenere circuito.Non sapendo i requisiti di sistema, questo può o non essere fattibile, ma sarebbe il mio primo tentativo di una soluzione.Aggiunto dopo 4 minuti:Inoltre, il tipo di chip PLL che si utilizza è molto importante.Ho, purtroppo, imparato che la maggior parte dei "frazionario N" chip PLL sono molto spietato di alcun tipo di interruzione, non importa quanto breve, del clock di riferimento!Qualcosa va in tilt all'interno della parte frazionaria del chip che richiede molti impulsi di clock di riferimento per ripristinare, spesso forzando un salto enorme in frequenza VCO come "evento" si verifica.

 

[Danielye]

Voglio usare EPLD o FPGA per l'attuazione del PLL.
Rilevatore di fase è un flipflop JK, e un orologio molto ad alta frequenza viene utilizzata per contrastare l'impulso dal PD.Poi l'errore di fase saranno quantificate.

Il filtro digitale è realizzato come filtro loop, ed è risultato alimentazione al DAC di controllare il VCXO.

La mia domanda è come progettare questo filtro digitale per ottenere l'errore zero fase di costante?
È un integratore ideale per essere solo la cosa che devo fare?

 

[biff44]

Non mi hai detto che tipo di errore di fase che si sta tentando di eliminare (errore da una perturbazione passaggio di fase, fase di rampa, spostamento della frequenza doppler, ecc.)Supponendo che il caso più semplice, volendo l'errore costante fase stato pari a zero, molto tempo dopo la perturbazione una funzione di passaggio: La chiave per avere un errore teorico fase dello stato stazionario è di avere almeno un integratore di pura nel filtro di loop.Qui si ha un tipo "1" del sistema (gergo di teoria del controllo), dove l'errore costante fase di stato di un ingresso a gradino è pari a zero.Ma le cose non sono così semplici.Si dispone di un sistema digitale che calcola la tensione di controllo necessari (con qualche piccolo errore di troncamento), e che alimenta il numero di un DAC con un numero finito di bit di risoluzione.Inevitabilmente la tensione esatta che il VCO ha bisogno in qualsiasi momento sarà disponibile da qualche parte tra le due tensioni che sono uno LSB a parte.Quindi ciò che accadrà è che l'errore di fase lentamente forma una funzione a dente di sega, dove la fase è troppo basso e il DAC si muove su di un LSB, e il filtro analogico in rampe VCXO il tempo l'oscillatore di fase vs.Alla fine la fase del VCXO diventerà troppo alto, e il DAC si sposta in basso di una LSB, e il filtro analogico a terra la fase di VCXO down vs tempo.Ciò accadrà più e più volte per sempre, con qualsiasi perturbazioni rumore che il PLL sta cercando di ripulire.

Così il 95% degli errori di fase possono essere puliti con l'utilizzo di almeno un integratore nel filtro loop (l'integratore può essere aritmetica, come un up / down registro, ecc.)L'altro 5% sarà l'errore di quantizzazione.

A frequenze più elevate, potrebbero esserci alcune variazioni di ritardo cancello, le distanze linea di trasmissione, ecc, che anche aggiungere piccoli errori a regime stazionario, anche un tipo di un sistema.