Do you guys davvero utilizzare la funzione e procedura in VHDL?

[presto]

Credo che la funzione e la procedura sono utili in VHDL sia per la simulazione e la sintesi.

In realtà è una sorta di astrazione e porta quindi ad una migliore manutenzione del codice e il riutilizzo del design.Anche se la funzione e il suono come sub-procedimento di routine nel software, sono in realtà diverse.Si potrebbe tracciare una funzione VHDL come un pezzo di normale funzione del software.Ma quando si utilizza la procedura, è bene avere un quadro chiaro su quale tipo di hardware la procedura sarà.In caso contrario, il procedimento non può essere sintetizzabile.(si prega di fare riferimento alla IEEE 1076,6 per synthsisable sub-set del VHDL.)

Ad esempio, è possibile utilizzare fuction a fare il tipo di conversione; si può ricorrere alla procedura per la codifica / codifica un segnale composito.E possono essere utilizzati sia per la simulazione e la sintesi.

 

[sp]

Ho bisogno di aiuto qui poi,,,

La mia domanda è nella progettazione del sistema piuttosto grande e complicato ....... io la costruzione del sub-modulo 1e poi si combinano a bcome un sistema ..... io uso per farlo .... schematica hahhaa, , i suoi animali principiante ...

ora i gonna try wth VHDL ..... se senza usare ,,,,, funzione di come costruire il sottomodulo .....

poiché non vi è così tanta gente può fare ,,,,, funzione tht u guys wthout potrebbe dirmi come fare funzionare wthout .....

Io penso che per pochi Nites D su come costruire il sistema wthout in modo gerarchico utilizzando la funzione.,, i duuno ... qualsiasi altro modo ...

molti molti molti Thanxs,,,,

žλ ˛

 

[bibo1978]

Credo che tutti noi costruire la propria esperienza e, sebbene il riutilizzo metodologia è bene, ma la Bibbia è Nemmeno né un libro di agrifoglio.
I do funzione di uso e le procedure per fare il codice sintetizzati e indovinate un po 'funziona bene con me.Ho anche utilizzato le funzioni e le procedure per passare il mio attributi di alcuni valori e ha funzionato, quindi le funzioni salvami tempo e fatica, perché non lo uso.e fino ad ora alcuna funzione aveva fatto alcun problema di sintesi con me, e per il record che ho più problemi con le registrazioni di quello che hanno con le funzioni fino ad ora, anche se ho usato i record dei tempi nel mio codice e ho pensato che sarebbe rendere riutilizzabili, ma immagino LS ciò non era d'accordo con il mio opnion.Così ho avuto brutta esperienza con i record, in modo maestor can u give me alcune linee guida su come usare i record in un codice di sintesi.

 

[omara007]

supponiamo che io sto usando una funzione di due volte nel mio codice, di un blocco specifico.Sarà la funzione di essere sintetizzati due volte o una volta?..o lo strumento di sintesi sarà abbastanza intelligente da capire se le operazioni di funzioni sono co-esistenti o in esclusiva dal punto di vista della tempistica?

 

[FVM]

Come si fa a immaginare la condivisione delle risorse di logica?Se si dispone di una funzione, che esegue l'aggiunta di due numeri, usata due volte in un disegno.È il compilatore VHDL creare multiplexer a in-e le uscite della vipera, sulla base di un'analisi, che le due istanze funzione non sarà utilizzato simultanously?Molto improbabile, a mio parere.

La costruzione sarebbe in contraddizione con il principio di funzionamento della logica parallela.

 

[omara007]

FVM ha scritto:

Come si fa a immaginare la condivisione delle risorse di logica?
Se si dispone di una funzione, che esegue l'aggiunta di due numeri, usata due volte in un disegno.
È il compilatore VHDL creare multiplexer a in-e le uscite della vipera, sulla base di un'analisi, che le due istanze funzione non sarà utilizzato simultanously?
Molto improbabile, a mio parere.La costruzione sarebbe in contraddizione con il principio di funzionamento della logica parallela.