Do you guys davvero utilizzare la funzione e procedura in VHDL?

S

spriteice

Guest
Quanti di voi effettivamente dichiarare una funzione o una procedura in VHDL?

Per quanto mi riguarda, ho solo ricorrere alla procedura per la simulazione.

È possibile utilizzare la funzione / procedura per i disegni sintetizzabile?

Forse perché non ho fatto alcuna progettazione funzionale verifcation?

 
Salve,

Io uso le funzioni in VHDL sintetizzabile in ogni singolo progetto.
Io non uso le procedure in VHDL sintetizzabile.
Io uso le procedure e le funzioni in VHDL comportamentali.

Non ho usato per avere funzioni nel mio RTL ...e ora penso che sono utili in quanto possono essere in altri linguaggi di programmazione (C per esempio).
Qui tutti sanno i vantaggi delle funzioni in modo nessuna discussione su questo ...

- maestor

 
Sia la funzionalità e la procedura può essere sintetizzabile, la principale differenza tra i due è che la funzione restituisce un solo segnale, ma una procedura può restituire molti, io ho usato entrambe le funzioni, la procedura nel codice comportamentale e RTL.Anche se la funzione o la procedura non può essere sintetizzabile, ma si possono usare anche per configurare la attributi sintetizzabili in un codice, che ho fatto.

thats all folks

 
Io uso VHDL per la progettazione di FPGA.Io non uso né funzioni né procedure.

 
solo in occasioni speciali

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />

quando ho di compleanno per esempio

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />
 
Salve,
Perché no, la funzione e la procedura sono entrambi sintetizzabile e sono buoni modi di programmazione modulare.

 
In realtà, i Sam, che ognuno usa il proprio stile di programmazione.il mio ad esempio è come lo chiamo io "livello di registro".I personaly non usano la parità, gli operatori più o meno in codice, ma costruire circuito con sottrattore invece

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />uso coder altri di livello un po 'astratto nella loro codifica

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />100 persone, 100 codici

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />
 
Io uso le funzioni e le procedure per
sintesi di alcuni complessi circuiti logici paralleli.
Alcune considerazioni sono controindicazioni ad utilizzare procedure e funzioni:
- Sarebbe meglio utilizzare le funzioni di pacchetti standard (se del caso), perché
funzioni proprie può essere sintetizzato e modellata in modo sostanziale, peggio,
- Il programma con funzioni specifiche di solito è meno leggibile, e quindi è meno riutilizzabile,
- Le funzioni e la maggior parte delle procedure non verranno usati per i modelli sequenziale ...

 
funzioni e le procedure non sono raccomandati quando il codice in u .. livello RTLanche se tutti i ragazzi di u hanno detto che queste cose sono sintetizzabili ..U dimenticato di dire che la funzione per esempio, è sintetizzata ogni volta che si chiama!..

se volete un buon codice RTL ..Cercate di non utilizzare queste cose ..u può sempre evitare ..Io stesso ho deisgned 5 processori completa e non aveva mai usare niente di che, nella mia .. RTLallo stesso tempo, esse possono essere molto utili in sede di verifica e test ..

Semplicemente godere la mia opinione

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />
 
Hi omara007,

What do u mean by:

... se volete un codice di RTL bene ... cercate di non utilizzare queste cose ...

Non sono d'accordo M8.Se ingegnere ura HDL e U know what ur facendo e come rispondere sintetizzatori / dedurre il tuo RTL allora il gioco è fatto!

Immagina di dover scrivere un reassembler AAL5 (per esempio) e si deve calcolare un CRC-32, non ditemi la vostra entità includerà il codice di RTL a farlo con tutte le cianfrusaglie effettuando un XOR tra

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />

o altrimenti chiamare un 'calc_crc32' la funzione nel tuo pkg che può essere riutilizzato da un altro modulo (ad esempio il lato trasmettitore del vostro assemblatore AAL5).Ah!e prima di aver calcolato la HEC di cella ATM, quindi di nuovo ... sono u chiamato il 'funzione calc_hec' o che avete scritto in ur RTL effettuando un XOR tra tutte le cose.

Io non sono uomo reinventare la ruota.Non vi è alcun punto in scrivendo la RTL stesso in 2 soggetti, se r facendo la stessa cosa, basta metterlo in un pacchetto e sintetizzatore ur non perdere.E 'intenzione di replicare la logica se si deve in entrambi i casi, con o senza funzioni.

E ti dirò di più u ...Io uso RECORDS, omg!

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Sorpreso" border="0" />

k:

E r una delle cose più potente per l'uso in VHDL del mercato su cui sto lavorando e utilizzando i record mi fa utilizzare le funzioni di tutto il luogo.

-maestor

 
Sono d'accordo con te.

VHDL non è un linguaggio di programmazione, ma un linguaggio di descrizione dell'hardware.Funzioni e procedure donnot adatta molto bene.I scoraggiare il loro uso in modelli VHDL.

D'altro canto, passando in / out porti come record è una grande idea che gli strumenti di sintesi più già di supporto.Personalmente, ha contribuito a modificare uno esistente RISC per aggiungere alcune cose architettoniche nel percorso di controllo.E 'stato molto semplice e pulita per aggiungere altri campi nella parola decodificata l'istruzione, aggiungere un paio di estensioni di istruzioni.

Penso che se questo progetto non ha utilizzato i record sarebbe frustrante.

the_penetratorŠ

 
You guys bisogno di leggere (Reuse Methodology Manual) ..
non di più ..Non meno ..
Spero u guys andato per la prima fab ..non solo IPs ..
BTW ..non utilizzando le funzioni e le procedure in ur RTL non neces.sostituto u significa che con porte ..

Just Enjoy

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />
 
HI omara007,

Non so cosa dire, con u ...

'you guys bisogno di leggere (Reuse Methodology Manual )'...

Ogni modulo miei colleghi ed io scrivo qui devono essere riutilizzabili e anche di più, completamente configurabile e parametrizzabile (quando ciò è possibile) ...non solo sintetizzabili e senza funzioni.

Non riesco ancora a credere che la gente non si utilizzano le funzioni del colesterolo HDL, colesterolo HDL descrive HW, e allora?questi r non i vecchi tempi, quando i sintetizzatori non riuscivo a capire cosa fare ...

Ho visto RTL fab utilizzando le funzioni ...

-amestor

 
Riutilizzo Metodologia manuale è come una Bibbia per i progettisti ..
comunque ..questo è il mio punto di vista ragazzi ..ho detto che prima ..e ho un'esperienza in questo ..così, u può prendere ..e U che può lasciare ..non è la fisica

Non è che incazzato

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />Just Enjoy

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />
 
Yep ...

lasciamo così ... è come un sostenitore di Barcellona e Real Madrid, parlando di calcio.

<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="Razz" border="0" />Se dopo tutto u ur esperienza ancora non usare le funzioni ...Credo che nessuno riesce a convincere fino a u u convincervi.

mi raccomando,

-maestor

 
Lasciatemi esprimere guys u mio parere ..Non sono contro la funzione lungo la strada ..ma ho il timore da essa ..e ti dirò che cosa u sono quelle ..

Io non ha chiesto che i sottoprogrammi non sono sintetizzabili ..questo non può essere fatto semplicemente cuz strumenti in grado di dimostrare il contrario ..Ho appena sostenuto che non è la migliore per la sintesi RTL ..e questo è vero dal mio parere ..a volte si ottiene la funzione di sintesi più di una volta ..e questo è completamente vero per alcuni casi ..e piuttosto che ..

Anche se e nidificazione di funzioni e procedure è consentito anche a qualsiasi livello di complessità, e la ricorsione è sostenuto anche in VHDL fondamentalmente, ANCORA naturalmente, se ci si aspetta di generare hardware reale dal tuo descrizioni VHDL utilizzando gli strumenti di sintesi, allora si avrà necessità di evitare scrivere funzioni ricorsive e procedure, in quanto tali descrizioni non sono sintetizzabili ..Quindi, se non sintetizzabili, allora non va bene RTL ..

La mia affermazione era che ..e non mi costringere nessuno a credere che sia FISICA

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />

Again ..Just enjoy

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />
 
Salve,

Quote:..
a volte si ottiene la funzione di sintesi più di una volta ..
e questo è completamente vero per alcuni casi ..
e piuttosto che ..
 
Good siamo d'accordo

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />I guess it's kinda in alcune scuole di design ..e tutto è sugli strumenti di sintesi ..uno giorno che si è poi molto proibito ..Mi ricordo quel giorno ..Ero uno studente ..
comunque ..non c'è niente come le norme FISICA qui ..u può sempre fare quello che vogliono .. uma con alcuni obiettivi raggiunti e alcune draw-Bax ..u non si può vincere sempre senza compromessi ..

 
Credo che gli strumenti di sintesi di FPGA (come quartusII) non capisco la funzione, non è vero?

 
omara007 ha scritto:

funzioni e le procedure non sono raccomandati quando il codice in u .. livello RTL
anche se tutti i ragazzi di u hanno detto che queste cose sono sintetizzabili ..
U dimenticato di dire che la funzione per esempio, è sintetizzata ogni volta che si chiama!
..se volete un buon codice RTL ..
Cercate di non utilizzare queste cose ..
u può sempre evitare ..
Io stesso ho deisgned 5 processori completa e non aveva mai usare niente di che, nella mia .. RTL
al tempo stesso, possono essere molto utili in sede di verifica e test ..Semplicemente godere la mia opinione
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />
 
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