C
cris2
Guest
Ciao,
Devo fare un progetto sCOOL con l'argomento folowing:
"L'idea di questo progetto è quello di progettare un semplice processore pipeline, Mini-MIPS, che è un sottoinsieme di architettura a 32-bit MIPS, come descritto nel libro di testo (Allegato A). Mini-MIPS utilizza lo stesso 3 formati delle istruzioni di MIPS (R, I e J-tipi) per attuare i seguenti 10 istruzioni: ADD, SUB, ADDI, SUBI, AND, OR, LW, SW, JR, e BEQZ. Si presume che la memoria può essere letta in un ciclo di clock e lavora in modo sincrono con la CPU (cioè non è necessario per fornire esplicita il controllo della memoria esterna).
Si deve procedere passo dopo passo verso la costruzione della CPU:
Comprendere e analizzare il comportamento di ogni istruzione
Definire le modalità delle operazioni di micro-e la codifica di ogni istruzione
Individuare le operazioni che saranno in parallelo per ottenere la pipeline della CPU
La progettazione di un diagramma a blocchi dettagliato della CPU
Partizionamento dei blocchi in Datapath e Unità di controllo
Progettazione ognuno dei blocchi del Datapath al RT-livello (non c'è bisogno di andare a livello di porta)
Progettare l'Unità di controllo, tra cui: la decodifica, il controllo unità di elaborazione, il controllo di gasdotti, ecc (si può lasciare la progettazione di controllo a livello FSM)
Mettendo insieme tutti i blocchi per ottenere la piena CPU
Simulare la CPU con un programma di montaggio di prova
Si dovrebbe scrivere una relazione dettagliata del progetto che documenta le attività di cui sopra e dare una presentazione, alla fine della legislatura che illustrano le principali sfide che dovranno affrontare in questo progetto.
Particolare attenzione dovrebbe essere data alla progettazione pipeline.Il vostro disegno dovrebbe essere pericoli strutturali libero.Dati i rischi dovrebbero essere risolti con la tecnica aggirando uno slot ritardati carico.Rischi di controllo si presume essere risolto utilizzando una sola slot ritardati ramo.
A partire da una carta e matita disegno dei blocchi principali, si propone di implementare la tua CPU utilizzando VHDL o Verilog (ad esempio all'interno di CADENCE o Synopsys)."
Qualcuno potrebbe aiutare in questo?Qualsiasi info sarà apprezzato!
Grazie,
Cris2
Devo fare un progetto sCOOL con l'argomento folowing:
"L'idea di questo progetto è quello di progettare un semplice processore pipeline, Mini-MIPS, che è un sottoinsieme di architettura a 32-bit MIPS, come descritto nel libro di testo (Allegato A). Mini-MIPS utilizza lo stesso 3 formati delle istruzioni di MIPS (R, I e J-tipi) per attuare i seguenti 10 istruzioni: ADD, SUB, ADDI, SUBI, AND, OR, LW, SW, JR, e BEQZ. Si presume che la memoria può essere letta in un ciclo di clock e lavora in modo sincrono con la CPU (cioè non è necessario per fornire esplicita il controllo della memoria esterna).
Si deve procedere passo dopo passo verso la costruzione della CPU:
Comprendere e analizzare il comportamento di ogni istruzione
Definire le modalità delle operazioni di micro-e la codifica di ogni istruzione
Individuare le operazioni che saranno in parallelo per ottenere la pipeline della CPU
La progettazione di un diagramma a blocchi dettagliato della CPU
Partizionamento dei blocchi in Datapath e Unità di controllo
Progettazione ognuno dei blocchi del Datapath al RT-livello (non c'è bisogno di andare a livello di porta)
Progettare l'Unità di controllo, tra cui: la decodifica, il controllo unità di elaborazione, il controllo di gasdotti, ecc (si può lasciare la progettazione di controllo a livello FSM)
Mettendo insieme tutti i blocchi per ottenere la piena CPU
Simulare la CPU con un programma di montaggio di prova
Si dovrebbe scrivere una relazione dettagliata del progetto che documenta le attività di cui sopra e dare una presentazione, alla fine della legislatura che illustrano le principali sfide che dovranno affrontare in questo progetto.
Particolare attenzione dovrebbe essere data alla progettazione pipeline.Il vostro disegno dovrebbe essere pericoli strutturali libero.Dati i rischi dovrebbero essere risolti con la tecnica aggirando uno slot ritardati carico.Rischi di controllo si presume essere risolto utilizzando una sola slot ritardati ramo.
A partire da una carta e matita disegno dei blocchi principali, si propone di implementare la tua CPU utilizzando VHDL o Verilog (ad esempio all'interno di CADENCE o Synopsys)."
Qualcuno potrebbe aiutare in questo?Qualsiasi info sarà apprezzato!
Grazie,
Cris2