DC Problema: Modulo Unmapped contiene componenti

[omara007]

Hi Folks

Ho un messaggio di avviso di uscita DC come segue:
Codice:Avvertenza: Modulo regfile Unmapped contiene componenti. Netlist Il risultato potrebbe non essere letto di nuovo nel sistema.
(VO-12)

 

[news]

EMC wprowadza do oferty nową wersję chmurowego oprogramowania RecoverPoint, wprowadzając do niego mechanizmy, dzięki którym to administratorzy VMware będą mogli inicjować i kontrolować proces replikowania danych oraz ich odzyskiwania.

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[horzonbluz]

Questo avviso viene generato quando il verilog scrivere rilevare che non vi sono riferimenti di GTECH SELECT_OP o componenti di questo modulo.Quando finale compilare, questo avviso forse non hanno bisogno di essere curati.

 

[omara007]

horzonbluz ha scritto:

Questo avviso viene generato quando il verilog scrivere rilevare che non vi sono riferimenti di GTECH SELECT_OP o componenti di questo modulo.
Quando finale compilare, questo avviso forse non hanno bisogno di essere curati.

 

[Aravind]

do u vedi questo avviso, dopo la compilazione di comando.seguita da compilare-incr

 

[omara007]

Ho fatto solo 2 i seguenti passi:
1.read_file formato VHDL file.vhdl
2.scrivere
in formato verilog-qui-o netlist.v

e mi sono di avviso che alla fine della relazione.

 

[nschiku]

Salve,
Prima di leggere in VHDL file che vi serve per dare la tecnologia libreria a cui si ha bisogno di mappare il design.Dopo aver ricordato che avete bisogno di compilare e quindi si può scrivere netlist.

Correggere se sbaglio.Grazie,
Nik

 

[omara007]

Di certo ho specificato la tecnologia.lib.Dopo che ho fatto l'ho detto a 2 passi ..I guess read_file è di per sé la compilazione passo.

 

[dcreddy1980]

Omara, è utilizzato havent link, read_vhdl comando non ha ancora costruito in fase di compilazione, e quindi è necessario specificare esplicitamente che, se si seguono le belwo passi, e non dovrebbe vedere alcun problema, in caso affermativo, let me know

1.read_file formato VHDL file.vhdl
2.collegamento
3.compilare
4.scrivere
in formato verilog-qui-o netlist.v

 

[omara007]

dcreddy1980 ha scritto:

Omara, è utilizzato havent link, read_vhdl comando non ha ancora costruito in fase di compilazione, e quindi è necessario specificare esplicitamente che, se si seguono le belwo passi, e non dovrebbe vedere alcun problema, in caso affermativo, let me know1.
read_file formato VHDL file.vhdl

2.
collegamento

3.
compilare

4.
scrivere in formato verilog-qui-o netlist.v

 

[rsqf]

omara007 ha scritto:dcreddy1980 ha scritto:

Omara, è utilizzato havent link, read_vhdl comando non ha ancora costruito in fase di compilazione, e quindi è necessario specificare esplicitamente che, se si seguono le belwo passi, e non dovrebbe vedere alcun problema, in caso affermativo, let me know1.
read_file formato VHDL file.vhdl

2.
collegamento

3.
compilare

4.
scrivere in formato verilog-qui-o netlist.v

 

[omara007]

Sì, MOD_UNS_OP
c'è nel mio netlist.
Tuttavia, non mi eventuali avvertenze in merito a questa MOD_UNS_OP, diverso da quello di errore menzionato prima.Ho avvertimenti, ma per altre cose.

 

[rsqf]

omara007 ha scritto:

Sì, MOD_UNS_OP c'è nel mio netlist.

Tuttavia, non mi eventuali avvertenze in merito a questa MOD_UNS_OP, diverso da quello di errore menzionato prima.
Ho avvertimenti, ma per altre cose.

 

[omara007]

rsqf ha scrittomara007 ha scritto:

Sì, MOD_UNS_OP c'è nel mio netlist.

Tuttavia, non mi eventuali avvertenze in merito a questa MOD_UNS_OP, diverso da quello di errore menzionato prima.
Ho avvertimenti, ma per altre cose.

 

[rsqf]

omara007 ha scritto:rsqf ha scrittomara007 ha scritto:

Sì, MOD_UNS_OP c'è nel mio netlist.

Tuttavia, non mi eventuali avvertenze in merito a questa MOD_UNS_OP, diverso da quello di errore menzionato prima.
Ho avvertimenti, ma per altre cose.

 

[sunilbudumuru]

ciao amico,

'MOD_UNS_OP' è un componente software di progettazione.

1.Besure che il 'MOD_UNS_OP' componente è in libreria il tuo Synopsys sintetiche (standard.sldb) file.

2.Verificare se si ha bisogno di una licenza separata per tht.

3.Divisione modulo e gli operatori non sono mai stati standard licenza libera DesignWare moduli.la divisione e modulo implementazioni sono contenute in uno dei due dw_foundation.sldb il file o la dw02.sldb file (da Synopsys)

Quindi, provare il seguente script

impostare synthetic_library ()
impostare target_library "XXX"
impostare link_library [elenco * XXX]

read_file dw_foundation.sldb (OR)
read_file dw02.sldb
..
..
read_verilog test.v
..try this let us know the results Sunil Budumuru
ASIC-dft.com