Come realizzare una frequenza di campionamento di 1G / s

[RoboColor]

Ho visto la pubblicità di un oscilloscopio in alto di questo sito. Si può realizzare un tasso di smple 1G / s. Mi chiedo come realizzarlo? Esiste un convertitore AD ha una tale velocità? o c'è qualche memoria è possibile salvare i dati di risultato in una tale velocità? Chi mi può dare qualche idea? grazie mille!

 

[jonw0224]

È possibile utilizzare più sistemi in parallelo a tempo in modo che, a sua volta campione. Ogni prodotto può avere la propria memoria dedicata e di controllo, ma il tempo è in concerto. Ecco un esempio: Supponiamo che hai avuto 2 ADC che ogni campione a 50 MHz, ma a tempo per esempio in questo modo: ADC1 - Campioni a0 ADC2 - Campioni a1 (10 ns dopo) ADC1 - Campioni a2 (10 ns più tardi, ma 20 ns dopo la prima ADC1 campione) ADC2 - Samples a3 (10 ns dopo, ma 20 ns dopo la prima ADC2 campione) ecc Sarebbe facile lettura della memoria in modo da ricostruire i dati (cioè [a0, a1, a2 , a3, ...]). Il campionamento equivalente sarebbe 100 MHz. Nel caso di una forma d'onda ripetitiva, si può fare la stessa cosa con un solo campionamento ADC a tempi diversi dopo più trigger. Il presupposto è che la forma d'onda non cambia in modo da poter gustare in modo diverso per periodi multipli e rappresentarla come se fosse campionato più di un periodo. Ecco un esempio: Trigger Event ADC - Campioni a0 (10 ns dopo il trigger) ADC - I campioni a2 (20 ns dopo, 30 ns dopo il trigger) ... Successivo evento trigger ADC - I campioni a1 (20 ns dopo il trigger) ADC - Campioni a3 (20 ns dopo, 40 ns dopo il trigger) ... Ricostruire con ordine [a0, a1, a2, a3 ...] e la frequenza di campionamento equivalente è di 100 MHz. -Jonathan

 

[Vacuum]

Ciao jonw0224. Grazie per una buona spiegazione. Sapete i metodi su come realizzare il campionamento in tempo equivalente (modalità RIS)? Ho cercato di usare comparatore analogico con FPGA (FPGA ha 1 contatore - con orologio 100MHz, 2 contro - con orologio 99.0099Mhz) Allora, ho differenza di bordi circa 100ps * N (dove N-numero di clock). Ma questo schema non sembra funzionare in modo adeguato. Ora cerco di usare PLL nel dispositivo StratixII. Posso riconfigurare sul volo e cambiare fase di clock. Vengo alla conclusione che ho bisogno di un circuito di sincronizzazione totalmente ANALOG, e ADC anche non cronometrato da FPGA :-(. Che poi dovrei usare? Per favore, aiutateci.

 

[echo47]

È possibile acquistare 1 ADC GSP. Ecco alcuni esempi: http://www.national.com/appinfo/adc/ghz_adc.html http://www.maxim-ic.com/quick_view2.cfm/qv_pk/2092 È possibile memorizzare 1 GB / sec in più lenta RAM semplicemente il trasferimento di byte contemporaneamente in una RAM di larghezza. Mi chiedo come i campioni Tektronix a 50 GSP, come in questi ambiti: http://www.tek.com/products/oscilloscopes/dpo70000_dsa70000/index.html Forse è stata utile, ma non molto dettaglio di implementazione: " Real-Time Versus campionamento in tempo equivalente " Forse utile: alcuni FPGA hanno la capacità di regolare dinamicamente il ritardo di un ingresso o pin di uscita. Ho usato un Virtex-4 "IDELAY" per generare un fronte degli impulsi che si sposta gradualmente con incrementi di circa 75 CV. Il grande svantaggio è la Virtex-4 non è possibile modificare il ritardo molto rapidamente.