E
EDA_hg81
Guest
Come posso controllare il ritardo del segnale del modulo scritto da VHDL se non si esegue la simulazione?
Grazie.
Grazie.
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F
FVM
Guest
L'analisi tempi del vostro strumento di sintesi si suppone per verificare il rispetto vincoli temporali esistenti.E di riferire i risultati.
E
EDA_hg81
Guest
Una domanda:
Se il "if (), allora" sta per generare un ritardo orologio interno processo?
Se è vero, posso contare quanti "se (), allora" è nidificato all'interno di un processo per decidere il ritardo di dati in uscita.
Grazie.
Se il "if (), allora" sta per generare un ritardo orologio interno processo?
Se è vero, posso contare quanti "se (), allora" è nidificato all'interno di un processo per decidere il ritardo di dati in uscita.
Grazie.
D
dcreddy1980
Guest
FVM come detto, è necessario eseguire STA Se non volete eseguire le simulazioni.
Se si dispone di un design RTL, tenta di rappresentare in all'hardware. Cioè come sembra utilizzando celle standard e cercare di calcolare il ritardo da parte guardando il file di libreria.Ma questo non è realistico in quanto si deve sapere quanto è il carico su tutti i segnali e U deve aggiungere ritardo filo alcuni come metodo well.This è solo per approssimazione.
u desidera un ritardo accurata, u andare per STA.altre osservazioni da altri sono i benvenuti
Se si dispone di un design RTL, tenta di rappresentare in all'hardware. Cioè come sembra utilizzando celle standard e cercare di calcolare il ritardo da parte guardando il file di libreria.Ma questo non è realistico in quanto si deve sapere quanto è il carico su tutti i segnali e U deve aggiungere ritardo filo alcuni come metodo well.This è solo per approssimazione.
u desidera un ritardo accurata, u andare per STA.altre osservazioni da altri sono i benvenuti