Aiuto plz! FPGA Clock-la creazione di un orologio dal clock di ingresso

[fallingrain_83]

Ciao a tutti Voglio creat un orologio dal clock in ingresso che ha meno frequenza ho provato questo, ma non funziona il modulo (clk, ...) Ingresso clk; / / collegato al pin del C9 Spartan3 XC3S200 reg [00:25 ] conteggio; reg clk2; allways @ (posedge clk) begin contare

 

[FvM]

Se si rimuove il secondo blocco sempre, la progetto dovrebbe fondamentalmente lavorare come ** 2 26 divisore di clock.

 

[fallingrain_83]

ma devo fare nel mio s.th bloccare sempre se mi tolgo che devo chek clk2 da se e ho un errore con la seguente sintassi: lways @ (posedge clk) begin contare

 

[FvM]

Almeno è necessario rimuovere clk2

 

[yanzixuan]

ma devo fare nel mio s.th bloccare sempre se mi tolgo che devo chek clk2 da se e ho un errore con la seguente sintassi: lways @ (posedge clk) begin contare