Aiutami a capire un diagramma di temporizzazione di registro a scorrimento

[ryusgnal]

Qual è l'uscita Q3, Q2, Q1 e Q0 in risposta a clk e data_in? [URL = http://imageshack.us]

[/URL]

 

[echo47]

Sembra che i compiti, quindi ecco un suggerimento: Ogni D-flop trasferimenti da D a D sul fronte di salita del clock.

 

[ryusgnal]

[Quote = echo47] Sembra che i compiti, quindi ecco un suggerimento:. Ogni D-flop trasferimenti da D a D sul fronte di salita del clock [/quote] Ma per il secondo registro, l'ingresso è in procinto di cambiare quando l'orologio in aumento . Quindi qual è il accorgerete l'uscita del secondo registro trasferirà a Q?

 

[echo47]

Questa è una buona domanda. In generale, si può assumere il clock-to-Q ritardo di propagazione è maggiore del clock-to-D tempo di attesa. In altre parole, il flop secondo acquisisce i dati di ingresso D leggermente prima uscita Q del primo flop comincia a cambiare. Penso che tutte le famiglie logiche sono progettate per comportarsi in quel modo, in modo che possiamo collegare facilmente.

 

[sekapr]

Questo è un registro a scorrimento semplice.

 

[ryusgnal]

Ok ho capito adesso. grazie a tutti voi!

 

[vamsi_addagada]

questo per sensivty bordo, è filpflop d è il ritardo di clock. 1 clk q3 = 0,2 = 1,3 clkq3 clkq3 = 0,4 clkq3 = 1,