zero ripieno

[Mkanimozhi]

Ho bisogno di attuare il ripieno zero, ma quando ho provato nella mia logica nel im uscita ricevendo piccolo problema, per il mio ingresso zero imbottitura è seriali in entrata e in uscita in uscita anche di serie, è possibile ottenere in qualsiasi codice Verilog e VHDL

saluti
kanimozhi

 

[ksrinivasan]

Kani

basta andare in questi link

http://homepages.cae.wisc.edu/ ~ ece601/fall01/project/project_f01.pdf
http://www.msc-ge.com/download/lattice/files/rd1009.pdf
http://faculty.ksu.edu.sa/abouelela56/Pages/Thises-all.aspx

non è che il codice VHDL
ma somw materiali che possono essere utili per u

are u da APEC, MMR

Srinivasan K