Z
Zhane
Guest
Come posso fare il mio spartan 3e bordo Starter prendere campione in ogni 8ns?
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
E
echo47
Guest
Lei non ha detto quello che di campionamento, ma è possibile generare un 125 MHz (8ns) orologio istanziando un DCM (manager orologio digitale) nel vostro HDL, e quindi configurare il suo sintetizzatore di frequenza (l'uscita CLKFX) per moltiplicare il board 50 MHz di clock per il rapporto 5 / 2.
Z
Zhane
Guest
Sto cercando di campione del bus LPC del pc
Sono abbastanza nuovo in questo, ma non è chiaro su quello che stai dicendo
Come posso fare?
Sono abbastanza nuovo in questo, ma non è chiaro su quello che stai dicendo
Come posso fare?
Z
Zhane
Guest
Ho usato Clocking Wizard per avviare il DCM
quando ho assegnare il CLK2X_OUT alla mia porta OUTCLK, I couldnt vedere qualcosa quando ho simulare in ModelSim.Ma quando ho assegnare CLK0_OUT invece, vedo le onde ...io sono sulla strada giusta?
Ci dispiace, ma è necessario il login per vedere questo allegato
quando ho assegnare il CLK2X_OUT alla mia porta OUTCLK, I couldnt vedere qualcosa quando ho simulare in ModelSim.Ma quando ho assegnare CLK0_OUT invece, vedo le onde ...io sono sulla strada giusta?
Ci dispiace, ma è necessario il login per vedere questo allegato
E
echo47
Guest
Io non leggo VHDL molto bene, ma il codice sembra ok.Esso simula bene per me, tranne che per il segnale bloccato.
Se si hanno problemi con BLOCCATO sempre bassa, si tratta di un bug noto in ISE 10.1:
http://www.xilinx.com/support/answers/30812.htm
Ci dispiace, ma è necessario il login per vedere questo allegato
Se si hanno problemi con BLOCCATO sempre bassa, si tratta di un bug noto in ISE 10.1:
http://www.xilinx.com/support/answers/30812.htm
Ci dispiace, ma è necessario il login per vedere questo allegato
Z
Zhane
Guest
hmm
IM utilizzando 9.2i
allora ... che cosa posso fare la mia clk2x_out che sembra mancare?
IM utilizzando 9.2i
allora ... che cosa posso fare la mia clk2x_out che sembra mancare?
E
echo47
Guest
Io non lo so.Forse 9.2i o il vostro simulatore è un bug.Assicurati di aver installato il service pack più recente ISE.Se si utilizza ModelSim, assicurarsi di utilizzare una versione che è approvato dalla Xilinx (anche se di solito non hanno problemi ad usare diverse versioni).
Z
Zhane
Guest
strano ...
dopo aver fatto sopra un paio di volte, improvvisamente, quando ho lavorato non ha ancora nulla cambiaCome mai il mio isnt clk a 50Mhz se io ho specificato che sia così?
e quali sono le punte, prima le onde clk2x piazza?
Ci dispiace, ma è necessario il login per vedere questo allegato
dopo aver fatto sopra un paio di volte, improvvisamente, quando ho lavorato non ha ancora nulla cambiaCome mai il mio isnt clk a 50Mhz se io ho specificato che sia così?
e quali sono le punte, prima le onde clk2x piazza?
Ci dispiace, ma è necessario il login per vedere questo allegato
E
echo47
Guest
Intermittente software.Oh gioia.
Il vostro orologio sembra essere di 5 MHz invece di 50 megahertz.Non so perché.Forse il file main_tbw.tbw è coinvolto, ma non so come usarlo.I generare orologi con un testbench Verilog.
Prima della DCM serrature, può anomalie di uscita e di altri impulsi di brutto.Se questo ti fa dolore, leggere il segnale della DCM di uscita chiusa a chiave e l'attributo STARTUP_WAIT.
Il vostro orologio sembra essere di 5 MHz invece di 50 megahertz.Non so perché.Forse il file main_tbw.tbw è coinvolto, ma non so come usarlo.I generare orologi con un testbench Verilog.
Prima della DCM serrature, può anomalie di uscita e di altri impulsi di brutto.Se questo ti fa dolore, leggere il segnale della DCM di uscita chiusa a chiave e l'attributo STARTUP_WAIT.
Z
Zhane
Guest
Ho cambiato alcuni valori al mio banco di prova .. ya e il mio clock cambiato.Credo che la ragione.
grazie comunque
grazie comunque