Xilinx> offset per vincolare problema bidirezionale porto!

[yx.yang]

Nel mio progetto, vi è un nucleo PCI, la maggior parte del porto di PCI sono birectional, per cui uso offset per vincolare l'input / output ritardo come segue:

# --- Per ----# direzione di ingresso

NET "TRDY_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "TRDY_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "STOP_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "PERR_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "PAR" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "DEVSEL_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "IRDY_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "FRAME_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "AD <?>" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "<??>" AD IN OFFSET = 6,0 ns prima di" PCLK ";
NET "CBE <?>" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "GNT_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "IDSEL" OFFSET = 6,0 ns IN PRIMA "PCLK";# --- Per ----# direzione di uscita

NET "TRDY_N" OFFSET = 6,0 ns OUT DOPO "PCLK";
NET "STOP_N" OFFSET = 6,0 ns OUT DOPO "PCLK";
NET "PERR_N" OFFSET = 6,0 ns OUT DOPO "PCLK";
NET "PAR" OFFSET = 6,0 ns OUT DOPO "PCLK";
NET "DEVSEL_N" OFFSET = 6,0 ns OUT DOPO "PCLK";
NET "SERR_N" OFFSET = 6,0 ns OUT DOPO "PCLK";
NET "IRDY_N" OFFSET = 6,0 ns OUT DOPO "PCLK";
NET "FRAME_N" OFFSET = 6,0 ns OUT DOPO "PCLK";
NET "AD <?>" OFFSET = 6,0 ns OUT DOPO "PCLK";
NET "<??>" AD = OUT OFFSET 6,0 ns DOPO" PCLK ";
NET "CBE <?>" OFFSET = 6,0 ns OUT DOPO "PCLK";
NET "REQ_N" OFFSET = 6,0 ns OUT DOPO "PCLK";
NET "INTR_A" OFFSET = 6,0 ns OUT DOPO "PCLK";

Il design può passare tradurre fase, ma quando mappa, alcuni dei miei progettazione occupato un sacco di fette (sia block pci e il blocco non ha alcun rapporto con la funzione pci), poi la fetta del dispositivo non sarà sufficiente.Ma se non fissano tali vincoli, o solo set

# --- Per ----# direzione di ingresso

NET "TRDY_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "TRDY_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "STOP_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "PERR_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "PAR" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "DEVSEL_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "IRDY_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "FRAME_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "AD <?>" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "<??>" AD IN OFFSET = 6,0 ns prima di" PCLK ";
NET "CBE <?>" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "GNT_N" OFFSET = 6,0 ns IN PRIMA "PCLK";
NET "IDSEL" OFFSET = 6,0 ns IN PRIMA "PCLK";

Non ci sarà nessun problema.

Voglio sapere come questi influenzeranno constrans pcocess mappa, e come posso vincolare sia in ingresso / uscita in direzione del porto di birection.

Grazie molto.

 

[yx.yang]

Qualcuno mi può dare qualche suggerimento?