Xilinx MIG2.0 controller di memoria DDR2

[adamsogood]

Salve,Sto usando Xilinx Virtex5 di costruire un controller di memoria DDR2 SODIMM.Si sta lavorando anche a 200MHz pur avendo problemi di taratura a 300MHz.dopo aver attentamente il debug e la simulazione, credo che Xilinx taratura algoritmo non funziona bene per i grandi squilibri (circa 900 ps tra DQS e dei suoi associati DQS) a 300MHz.

Chiunque abbia conoscenza Xilinx DDR2 taratura algoritmo, si prega di avvisare.Grazie.

 

[softfan]

così, U può fare un simile ritardo per la DQ, inverter e chiedere loro di non limitare l'ottimizzazione di un sintetizzatore.forse ciò contribuirà a

 

[shawndaking]

hai usato il UCF pinout data dalla mig o è cambiato?

 

[adamsogood]

il ritardo sulla DQ / DQS dovrebbe essere configurato in modo dinamico il volo per compensare le variazioni sulla tensione, processo, e la temperatura.

Ho fatto modificare il file generato da UCF mig2.0 per andare bene nel mio hardware bordo.Credo che le modifiche siano corrette e che lavorano bene a 200MHz.

proprio ora, ho il sospetto che la calibrazione in stage1 algoritmo non può trattare con DQS quando è giusto sul bordo della DQ (caso raro, ma potrebbe accadere nella vita reale).

 

[cj007]

Io uso il SODIMM DDR2 667.Che bello sentire da voi in merito al problema.Sei riuscito a risolvere il problema?Grazie.

 

[adamsogood]

Salve,

Il mio problema è finalmente risolto.Al momento, il mio controller di memoria DDR2 a 300MHz di lavoro è passato e alcuni rigorosi test di memoria.ci sono due file nel mio SODIMM DDR2 e uno di loro è inutilizzato.Il problema risulta essere il fatto che ho dimenticato di guidare rango elevato per selezionare il segnale inutilizzati rango.Questo risultato va in autobus contesa tra due file di memoria.grido:

Un'altra cosa interessante è che il mio Virtex5 è classificato velocità -1.Spec Xilinx ha detto che è la massima frequenza a 266 MHz.Sono fortunata

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Molto Felice" border="0" />

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