Xilinx FPGA router errore, qualcuno può heip?

[shoufeng_luo]

Ciao a tutti, io uso un paio di segnali LVDS clks come il differenziale di DCM, nell'attuazione del progetto, ho incontrato un errore come segue: Questo progetto contiene un paio pair.The LVDS di obblighi di informazione deve essere palced in un structure.What relatice specifico occorre fare per correggere l'errore? Grazie!

 

[maksya]

Luogo perni correttamente!Ci deve essere inoltre alcuni orientamenti di documentazione per le vostre FPGA Xilinx denominato "PCB Layout" o "Placement & DC Linee guida Pad".Per esempio, Altera Cyclone hanno queste restrizioni:

- Single-ended ingressi possono essere solo piazzate quattro o più pastiglie di distanza da un pad differenziale.
- Single-ended uscite e pastiglie bidirezionali possono essere immessi cinque o più pastiglie di distanza da un pad differenziale.

 

[EDALIST]

Sei in grosso problema dal momento che sono dedicati i perni (si probebly utilizzando GC).

l'unica soluzione che vedo è quello di usare l'orologio come single ended segnale di clock.

 

[shoufeng_luo]

Grazie tante, un paio di segnali differenziali deve essere collegato a una coppia di pastiglie differenziale di fpga.But li ho connettersi a due pastiglie non essere un pair.So l'errore happens.I obbligata ad utilizzare un sigle colck finita.