Xilinx back annotation

[dynamicdude]

I posteriore annoted mia architettura per dispositivo Xilinx Virtex utilizzando ModelSim e ho simulato l'HDL appiattito e SDF uscita file.The ha trovato la simulazione iniziale, ma im ricevendo la mia uscita solo dopo quasi 50 clocks.Why è così? È che un errore? In caso affermativo cosa si dovrebbe fare?

 

[Tut]

Questo può forse essere dovuto al ROC (Ripristino della configurazione).ROC è aggiunto
dagli strumenti di Xilinx durante la simulazione Timing di imitare il mondo reale POR (Power On Reset).
Il valore di default è di circa 100 ns.Questo valore può essere cambiato, ma non è raccomandato.
Per ulteriori spiegazioni si veda http://www.fpga-faq.org/archives/67750.html # 67770

Hope it helps ..

tut ..