wire_load

[cloudsuns]

Ciao, a tutti
cosa devo impostare il valore su wire_load nel processo ,18 (tsmc)

 

[melonpy]

Potete darmi descrizione più dettagliata in merito alla tua domanda?

 

[ic_design]

Il wire_load deve essere impostato in base alle dimensioni (porte di design), del chip e la biblioteca.

 

[zyphor]

perché non provare fisico compilatore, per evitare questo arguelessness domanda?

 

[petloid]

Una buona regola generale è che la stima wirecap per fanout ad essere la stessa della porta di ingresso il più grande tetto di inverter utilizzando un unico P e N transistor.Se hai un sacco di porte, o sono semplicemente cauto, è possibile aumentare questo valore da dire il 50%.
Graham -

 

[linuxluo]

salve,
Non cercare di stimare il wireload sotto 0.18um, utilizzando PC

 

[zyphor]

Sono d'accordo,
al di sotto ,18 reale ambiente deve essere considerato per il ritardo di calcolo.Se si usano ancora DC, il ciclo di convergenza sarà ampliata, e molte inutili tampone, inverter sarà introdotto.

 

[cnspy]

Allora che tipo di eda strumenti dovrebbero essere utilizzati in <,18 design?

 

[zyphor]

Phsical compilatore