Who's goin legato a dominare la generazione HDL mondo?

R

roger

Guest
Verilog2001
System Verilog
VHDL
Sistema C

chi sarà il vincitore?
condividere le tue idee con me

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Salve

questo è un problema più volte1.Vendor SPECT
2.Strumenti aspetto
3.Lingue aspetto1.Dai venditori aspetto seguente teoria ti guida

Jimjim2k Teorema 1
Teorema: In Dominio (V) di venditori, vi sono almeno tre fornitori, con le seguenti condizioni:
Vendor V1 (in un soggetto SSS) è importante in termini di clienti e team di sviluppo e di mercato
Vendor v2 (in uno stesso soggetto SSS - nota che esso è scritto in minuscolo) è importante in rottura di idee e invenzioni.
Vendor V3 (in un soggetto sss notare che è scritto in minuscolo) è importante in termini di clienti e team di sviluppo e di mercato.V3 è in gara con V1.

Allora il regime stazionario della concorrenza di v1 e v2 in presenza di V3 è una delle seguenti possibilità.

Possibilità 1: Vincitore è V1 = V1 U v2
Possibilità 2: Vincitore è V3 = V3 U v2 risultati in V3> V1
Possibilità 3: Vincitore è GPL v2 = (pone l'idea di aprire le carote sotto GPL)

Nota 1: La porobability è diversa da qui la possibilità.

Esempio di esempio:

V1: Synopsys
v2: avanti
V3: Cadence
SSS: Simulazione, Verifica e EDA.
Possibilità 1: V1 = V1 U v2
Risultato di fatto: Synopsys ora hanno HSPICE e NANOSIM entrambe insieme.2.Strumenti aspetto

Da Strumenti aspetto penso che il seguente teorema di guide che si

Jimjim2k Teorema 2
Teorema: In Oggetto SSS sono soddisfatte le seguenti condizioni:

T1 strumento è utilizzato per compito da T1 approccio A1
T2 strumento è utilizzato per compito da T1 approccio A2
T3 strumento è utilizzato per compito da T1 approccio A3
Strumento di impostare TS1 esiste è per cross-compilazione CS1 (OS1-OS3-OS2)
Strumento di impostare TS1 gestisce tutti gli approcci di A1, A2 e A3.

Il regime stazionario Tool per oggetto SSS è Strumenti T come

T TS1 U = (T1, T2, T3)Esempio:
T1: Verilog HDL in Linux
T2: VHDL HDL in Windows
T3: SystemVerilog in Solaris
TS1: Tcl / Tk

T = Modelsim

3.Lingue aspetto

Jimjim2k Teorema 3
Teorema: Ci sono un insieme finito di lingue:

Lingua L1 con funzionalità FS1
Lingua L2 con funzionalità FS2
Lingua L3 con funzionalità FS3

FSI (i = 1, 2, 3) includere PLI o DPI (se sei un familiare con-HDL si prega di chiedere per la vostra auto-)

Ora in uno stato stazionario è virtuale lingua VL i risultati come:

VL = U (FS1 (L1), FS2 (L2), FS3 (L3)

Esempio:
L1: Verilog
L2: VHDL
L3: SystemVerilog

VL = U (Verilog, VHDL, SystemVerilog)

Esempi:

Modelsim VL supprts tutti Verilog, SystemVerilog, SystemC, ...
AMS Metors sostiene a segnale misto di modellazione e simulazione
Con i migliori saluti
Jimjim2k

 
Hi jimjim2k
Buona risposta, si parla di più sulle nuove capacità.
Sembrava che la mancanza di HDL VHDL il PLI
e non migliora.
Am I wrong?

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Penso che abbiamo bisogno di una lingua comune e l'ambiente che può essere utilizzato direttamente dal fase di progettazione a livello di sistema di convalida.vale a dire,
il codice di progettazione in lingua X, sviluppare l'ambiente di test in lingua X, l'interfaccia che supporta l'uso di test già sviluppato in ambiente X lingua da utilizzare nel sistema a livello di convalida.Fino ad allora le lingue come SystemC, ecc SystemVerilog verrà viavai

 
Penso SystemVerilog è meglio!
Esso potrebbe essere utilizzato come lingua di progettazione e di verifica!

 
Roger ha scritto:

Si dice che Synopsys sta per abbandonare SystemC

E 'vero?
 
I guess SystemC e simili C sistema basato su design lingue avrà un buon futuro se EDA strumenti di lavoro sulla società in sintesi hardware ..
Eppure ..Credo che la loro direzione può essere un altro ..che è quello di prendere le HDL come VHDL e Verilog al software piscina ..perché non essere in grado di scrivere un programma eseguibile in VHDL?..se questo accade, il risultato sarà un linguaggio che fonde la barriera tra SW e HW ..e partizionamento decisione non sarà difficile ..

Ma chi lavora su questo torrente!

 
Penso verilog sistema è più convicing, per cui non è possibile utilizzare solo a livello di sistema, ma può anche essere sintetizzata.
più di tutti, è un bene per testbench.

 
Ho sentito dire che vi è un certo tipo di lavoro di fare uno OOP linguaggio VHDL ..qualcuno ha qualche idea in proposito?

 
GHDL (a ghdl.free.fr) offre molto promessa sulla costruzione di modelli eseguibili per VHDL.

Essa è costruita su GCC.

the_penetratorŠ

 
Omara,

VHDL già alcune caratteristiche come operatore OOP sovraccarico e polimorfismo.

 
Io non intendo OOP caratteristiche per quanto mi riferisco compilatore-saggio ..in altre parole ..per ottenere un eseguibile avanti-temporali del programma di codice VHDL ur ..

 
Mi piace anyway.language Verilog è solo tool.The chiave è il modo per attuare la tua logica di questo strumento.

 
Oggi, si parla di livello di sistema di verifica,
Io non comprendere il significato di livello di sistema.
Non
è questo il punto, dal mio punto di vista, il tempo di simulazione
è il punto.
Abbiamo Verilog o VHDL, che può perfettamente modellazione del comportamento di
hardware, abbiamo obj codice, che
è esattamente il risultato compilato.
e il software come ambiente 8051, ARM sono così maturo.

Che cosa ci guadagno dal cosiddetto "sia hardware & software utilizzando stessa lingua o stessa piattaforma"?velocità?precisione?Dubito.

 
Il livello di sistema di verifica è effettuata per verificare l'architettura contro i requisiti funzionali e prestazionali.
Ci sono alcuni strumenti EDA per la verifica a livello di sistema, come vera, SystemC, verilog sistema.Penso SystemC ora è più popolare.

 
Credo che il linguaggio che comprendono i circuiti analogici descrizione,
la verifica e la sintesi sarà vincere la gara, come non vi è alcuna possibilità che il segnale analogico emarginati dal mondo in cui viviamo indipendentemente da come la nostra voglia di costruire processori digitali.

 
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