violazione Timing in blocco di memoria

[vcnvcc]

Nel mio disegno, in uno dei blocchi FIFO in un'istanza RAM integratra Tool (strumento Quatus, FPGA Based Design), mostra qualcosa di simile

Info: Design utilizza blocchi di memoria.Violazione di installazione o tenere i tempi di blocco di registri di indirizzo di memoria potrebbe causare il contenuto della memoria a essere danneggiato.Assicurarsi che tutti i registri blocco di memoria indirizzo soddisfare i requisiti di installazione e tenere il tempo.

Ora potreste suggerire cosa fare per questo problema?

 

[shankarmit]

FPGA design basato ha una memoria che non può funzionare al di sopra certa frequenza ..garantire che il vostro dont impostare la frequenza di sopra di tale coregen fifo durante la generazione utilizzando ...

Controllare i documenti per le frequenze ...Saluti
Shankar

 

[vcnvcc]

Shankar, grazie per la risposta ur ..

La mia scheda su cui la FPGA è di 50 Mhz.e il mio design nelle opere di FPGA su 60 Mhz ... Anche se è questione di 2 dominio orologio, la cura è stata presa per la stessa ..
Ma ciò che mi è sospetto ......... durante la scrittura in tale fifo che è un'istanza di RAM (@ 60 Mhz) o la lettura di (@ 50 Mhz), una certa quantità di dati si corrompe ... questo è la mia ipotesi ..... sincronizzatori sono aggiunti ovunque necessario ..

Si prega di suggerire qualcosa .......

Saluti.

 

[shankarmit]

Sono po 'confuso, che ..la scheda è operativo a 50 Mhz si intende ...l'orologio di FPGA è di 60 Mhz o 50 Mhz ..(Si intende l'oscillatore di clock di cristallo) ...Aggiunto dopo 2 minuti:Come dici tu i dati FIFO si corrompe.fifo ottenere danneggiato solo quando la durata del FIFO è minimo e si inizia a sovrascrivere ...prendere fifo separatamente e test con 60 MHz in ingresso e in uscita 50 MHz ..la lunghezza FIFO è più importante ...verificare che ...

 

[vcnvcc]

grazie ancora Shankar,

Circa 2 orologi,
Nel mio disegno che è caricato a FPGA di lavoro 60 e 50 Mhz.lavorando su IP, il suo lato si lavora a 60 Mhz e dall'altra parte a 50 Mhz.

Ora componenti montati a bordo di tutte le opere a 50 Mhz.FPGA e ha 2 clock pin uno per 50 n altri per 60 mhz.

E quello che ho detto di dati FIFO Abt viene danneggiata è la mia ipotesi.in realtà sistemi è tutto, in modo che possa essere anche un problema di software.ci sono solo assumendo n ottenendo un pic in mente ..... Se conosci qualche metodo per la stessa plz let me know ......

 

[mpatel]

vcnvcc ha scritto:

grazie ancora Shankar,Circa 2 orologi,

Nel mio disegno che è caricato a FPGA di lavoro 60 e 50 Mhz.
lavorando su IP, il suo lato si lavora a 60 Mhz e dall'altra parte a 50 Mhz.Ora componenti montati a bordo di tutte le opere a 50 Mhz.
FPGA e ha 2 clock pin uno per 50 n altri per 60 mhz.E quello che ho detto di dati FIFO Abt viene danneggiata è la mia ipotesi.
in realtà sistemi è tutto, in modo che possa essere anche un problema di software.
ci sono solo assumendo n ottenendo un pic in mente ..... Se conosci qualche metodo per la stessa plz let me know ......