vincoli sulle porte di uscita e qualcosa AMBA

Y

yangbay81983

Guest
Salve,

quando facciamo un sub-specifica IP per controller DRAM prima del nostro design RTL, come valutare e aggiungere i vincoli sulle porte di uscita, che sarà collegato al SDRAM, grazie!per esempio, set_load =?

Un'altra questione è il risultato della sintesi di bus AHB.Essa non contiene solo arbitro e Decoder?Ancora una volta, grazie!

Yang

 
Normalmente il 30% del clock è specifed come il ritardo di uscita.

 
lakshman.ar ha scritto:

Normalmente il 30% del clock è specifed come il ritardo di uscita.
 
Qualcuno potrebbe rispondere alla mia domanda: come aggiungere input / output su vincoli di ritardo porte di ingresso / uscita di IP che si connettono gli ambienti esterni?Grazie

 
Io pensa che si dovrebbe sottoporre la SPEC per vedere il requisito Dealy e si consulta con il proprietario IP!

 
FOA se u avere acquistato la FRM IP some1 els, u non è possibile specificare un input / output ritardo su quelle porte!

U devono consultare la persona che ha progettato THT IP!

ur domanda: "Qualcuno potrebbe rispondere alla mia domanda: come aggiungere input / output su vincoli di ritardo porte di ingresso / uscita di IP che si connettono gli ambienti esterni?"

Si prega di elaborare fino a quanto requisito ur, do u desidera aggiungere ai vincoli di ritardo / o verso i porti di IP?

 
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