A
ASIC_intl
Guest
Quali sono tutte le differenze tra il segnale e incarichi assegnati alle variabili in VHDL?
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M
mahdieh79
Guest
Salve
<= È il segnale per l'assegnazione, ma
: = È l'assegnazione per la variabile.
<= È il segnale per l'assegnazione, ma
: = È l'assegnazione per la variabile.
H
himadrisinghraghav
Guest
variabile assegnazione variabili causa per ottenere istantaneamente i loro valori, mentre il segnale assegnazione sempre provocare segnali per ottenere i loro valori in un secondo tempo (almeno un delta ritardo)
P
pini_1
Guest
Io di solito scrivere le mie VHDL senza usare variabili.In questo modo mi aiuta a creare più synthesizable amichevole codice.Essa semplifica inoltre la conversione a Verilog,
devo bisogno.
Il processore LEON, tuttavia, è pienamente synthesizable e utilizza variabile per tutti i suoi combinatoria codice.
Potete vedere alcuni esempi a http://bknpk.no-ip.biz/LEON/leon_1.html
devo bisogno.
Il processore LEON, tuttavia, è pienamente synthesizable e utilizza variabile per tutti i suoi combinatoria codice.
Potete vedere alcuni esempi a http://bknpk.no-ip.biz/LEON/leon_1.html