VHDL ==> Verilog (vogliono imparare Verilog, attualmente utilizzato vh

[s3034585]

Hi guys
nessuno può dirmi come è diverso da Verilog VHDL.Sono stato utilizzando VHDL per un po 'tranquilla e ora voglio imparare Verilog.sono totaly diff o la mia comprensione VHDL sarà utile per imparare ....

let me know ur opinioni su di esso ..

grazie
tama

 

[satyakumar]

Salve,
E 'facile da imparare Verilog quando ur familiarità con VHDL, Il diff solo b / w loro è la strada sia o compilato.

 

[s3034585]

Hi satyakumar
thnx per la risposta ur ...I couldnt get what do you mean dal modo in cui entrambe sono compilati.Voglio dire wht è il diff qui ..U può spiegare un po '...

grazie
tama

 

[itsthepip]

Hi dude

In realtà, se u know VHDL, Verilog u può imparare, ma attraverso una lotta po ..... Forget the .... codificante Tranne la sintassi .. che sarebbe la stessa cosa quasi ...
Ma una cosa ciò che avevo osservato è che, è difficile sintetizzare un codice Verilog che è scritto in modalità beavioural ... mentre è più facile in VHDL

 

[alpeshchokshi]

VHDL è molto digitato lingua ....considerando che Verilog è basato su C. ...
Se si conosce C rispetto alla realtà molto più facile che VHDL ...per imparare

 

[trendwest2]

pick up due libri, uno per uno per VHDL e Verilog troverete diversi.Sembra che tu abbia la domanda qual è il diverso tra inglese e francese