VHDL sintassi

[brunokasimin]

Ciao,

Ecco i codici:

cpu_din: in std_logic_vector (31 downto 0)
uartTXCleared <= cpu_din (0);

Che cosa significa cpu_din (0) significa?È (0) il bit 1 ° o il bit LSB?

THX

 

[pini_1]

Avete dichiarato un bus di 32 bit.La tua affermazione è refer bit 0, LSB.

Molti VHDL / Verilog esempi a
http://bknpk.no-ip.biz/

 

[swapnil_vlsi]

Supponiamo per esempio

y segnale: std_logic_vector (3 downto 0);

Ecco y 4 vettore di bit con bit più a sinistra è il MSB

y <= "0111";
ecco (MSB = '0 ')

w segnale: std_logic_vector (da 0 a 7);
Qui è di 8 W vettore di bit con il bit più a destra è il MSB

w <= "01110001";
ecco (MSB = '1 ')

 

[sivarajm]

Hi brunokasimin,

la questione fr risposta ur è LSB.

ad es.c <= std_logic (3 downto 0);
--------
C <= 1100
ans:

C (0) <= 0 (LSB)
C (0) <= 0
C (0) <= 1
C (0) <= 1 (MSB)

 

[TekUT]

sivarajm ha scritto:

Hi brunokasimin,la questione fr risposta ur è LSB.ad es.
c <= std_logic (3 downto 0);

--------

C <= 1100

ans:C (0) <= 0 (LSB)

C (0) <= 0

C (0) <= 1

C (0) <= 1 (MSB)

 

[raka200]

la definizione di vettore è
cpu_din: in std_logic_vector (31 downto 0)
così cpu_din (0) è il LSB
se la definizione è stata
cpu_din: in std_logic_vector (da 0 a 31)
cpu_din (0) è il MSB

per esempio:
SIGNAL VectorTo: std_logic_vector (0 a 1);
SIGNAL VectorDownTo: std_logic_vector (1 downto 0);VectorTo <= "10";
VectorDownto <= "10"

dà

VectorTo (0) = '1 '
VectorDownto (0) = '0 '