VHDL operatore di concatenazione (&) con tipo INTEGER

[omara007]

ciao ragazzi

come concatenare intero elementi stesso modo std / bit utilizzando elementi sono concatenati (&)?..dato che (e) non funziona con i numeri interi

 

[omara007]

Qualche idea?

 

[Marcel Majoor]

Se si converte il numero intero di un vettore, allora potete farlo, come mostra il seguente esempio:

Codice:segnale di prova: std_logic_vector (31 downto 0);

costante inttest1: integer: = 1234;

costante inttest2: integer: = 1234;- Conv_std_logic_vector (numero, nr_of_bits)

test <= conv_std_logic_vector (inttest1, 16) e conv_std_logic_vector (inttest2, 16);