VHDL / modulo ottenere il risultato di simulazione diversi come una componente

[ennian]

Thank u per la risposta.E hai ragione.E in realtà anche nella simulazione comportamentale che posso vedere il leggero ritardo in ingresso per il componente.

 

[benradu]

Il vostro stimolo non sono esattamente la stessa cosa.Quando la simulazione della componente autonoma tuo stimolo che probabilmente sono sincrono con il clock sono applicati un po 'prima del fronte attivo del vostro orologio (a seconda della configurazione testbench).
Quando si simulano il componente in un sistema tua "stimolo" per il componente sono generate dalla logica circostante, e appare subito dopo il bordo attivo.Quindi si vede un orologio in ritardo il risultato della simulazione.Dal momento che si fa di simulazione comportamentale non si vede tali ritardi.
Last edited by benradu il 15 nov 2008 22:06, modificato 1 volta in totale

 

[ennian]

Ho un modulo con una sola architettura e nella simulazione del comportamento, ho ottenuto il risultato che voglio.

Ma quando uso un esempio di questo modulo in un nuovo modulo, la simulazione (con gli stessi valori di input, Ive ha controllato i segnali interni) dà un risultato diverso (l'uscita è un ciclo in ritardo).

Qualcuno può aiutarmi?