VHDL banco di prova automatizzato

[jigjack]

Ciao a tutti,

qualcuno può darmi un esempio di utilizzo VHDL per la creazione di un ambiente completamente automatizzato di prova ...che include il protocollo di controllo e scorebording ...

Vorrei saperne di più su come creare le stesse per Verilog.

grazie in anticipo.

 

[aji_vlsi]

jigjack ha scritto:

Ciao a tutti,qualcuno può darmi un esempio di utilizzo VHDL per la creazione di un ambiente completamente automatizzato di prova ...
che include il protocollo di controllo e scorebording ...Vorrei saperne di più su come creare le stesse per Verilog.grazie in anticipo.