Verilog problema

[adscrz]

...
assegnare MCU_P2 = OE?8'hZZ: temp;
...
Un design originale intenzione è quando il OE è basso, a temp MCU_P2 uscita, quando il OE è elevato, la produzione di ZZ MCU_P2.
Imitare con la Modelsim il risultato è giusto, ma quando ho eseguito nel mio test di bordo:
Se il OE è elevata, il valore è un MCU_P2 FF,
Se il OE è bassa, il valore di temperatura MCU_P2 valore,
, and always for high, however the MCU_P2 = temp
???!!!

Ma il problema è quando OE diventare alta ancora una volta,
e sempre per l'alta, tuttavia la MCU_P2 = temp
???!!!
E perché non è l'aspettativa di FF,

perché?
Grazie

 

[mc_navman]

Non hai collegato tutti i pin Tristate strada.Ad un certo punto il vostro pin sono solo output.Assicuratevi che questo modulo e il pin di ingresso è la definizione di uscita.

Voglio dire Tristate.
Ultimo a cura di mc_navman il giorno 02 agosto 2004 4:23, edited 1 volta in totale

 

[visualart]

U Se non si utilizza l'autobus, il tri tiene l'ultimo stato,
vale a dire hte FF è il HiZff

 

[nagraj]

Bene ho trovato il problema analogo in VHDL program.Is necessario in VHDL troppo guidare l'autobus per Tristate logic.Even se ho provato con l'uso Tristate logica non ha funzionato ... (grande sorpresa).

e qualcuno può risolvere questo problema ... Sarà grande.