verilog pezzo di codice per essere tradotto in VHDL

[neocool]

Come si traduce questo pezzo di codice VHDL Verilog a:

reg slck_en;
reg [4:0] count32, count1x;
.
.
.
slck_en <= (count1x == 5'b10010);

===============
La seguente traduzione non passa la verifica della sintassi:
slck_en <= to_bit (count1x = "10010");
supponendo slck_en è di tipo bit e count1x è std_logic_vector (4 downto 0);Grazie
neocool

 

[vomitare]

neocool ha scritto:

Come si traduce questo pezzo di codice VHDL Verilog a:===============

La seguente traduzione non passa la verifica della sintassi:

slck_en <= to_bit (count1x = "10010");

supponendo slck_en è di tipo bit e count1x è std_logic_vector (4 downto 0);Grazie

neocool