Verilog parametri

[yasser_shoukry]

Ho un problema con l'utilizzo di "defparam" con i miei moduli.

Mi è stato lo sviluppo di un orologio digitale modulo.Ho sviluppato un modulo per contrastare l'uso
all'interno del modulo digitale.

Il contatore ha un parametro chiamato "max_counts", che è utilizzato per definire il numero massimo di conta dopo il quale il contatore deve overflow:

Modulo contatore (clk, reset, conta, clk_out);
.......
.......
parametro max_counts = 4'd9;
.......
endmodule;

Poi nel dig_watch modulo, mi sei istanziata contatori da questo modulo:

modulo dig_watch (clk, reset, sec0, Sec1, min0, min1, hr0, HR1);
.......
.......
defparam C0.max_counts = 4'd2;
Contatore C0 (...,...,...,....);
......
......
endmodule;

Il problema è, quando i compilare questo disegno su FPGA Advantage, un messaggio di errore apears alla linea del defparam dice che "utilizzando defparam è unsynthesisable"!

Qualsiasi organismo può aiutarmi?

Grazie e Saluti.
Yasser.

 

[aji_vlsi]

Sì, defparam è di solito non si usa come synthesisable gerarchica accesso.Utilizzare il parametro rilevante come:

modulo dig_module;
counter # (10) c0 ();
# counter (1) c1 ();
counter # (100) c100 ();

HTH
Ajeetha, CVC

yasser_shoukry ha scritto:

Ho un problema con l'utilizzo di "defparam" con i miei moduli.Mi è stato lo sviluppo di un orologio digitale modulo.
Ho sviluppato un modulo per contrastare l'uso all'interno del modulo digitale.Il contatore ha un parametro chiamato "max_counts", che è utilizzato per definire il numero massimo di conta dopo il quale il contatore deve overflow:Modulo contatore (clk, reset, conta, clk_out);

.......

.......

parametro max_counts = 4'd9;

.......

endmodule;Poi nel dig_watch modulo, mi sei istanziata contatori da questo modulo:modulo dig_watch (clk, reset, sec0, Sec1, min0, min1, hr0, HR1);

.......

.......

defparam C0.max_counts = 4'd2;

Contatore C0 (...,...,...,....);

......

......

endmodule;Il problema è, quando i compilare questo disegno su FPGA Advantage, un messaggio di errore apears alla linea del defparam dice che "utilizzando defparam è unsynthesisable"!Qualsiasi organismo può aiutarmi?Grazie e Saluti.

Yasser.

 

[wufengbo]

defparam è synthesisable in synplify, si può provare.

ma il metodo di aji_vlsi è il preferito uno.perché il defparam costruire forse rimuovere dalla futura versione di SystemVerilog.

 

[anilkumarv]

defparam non è synthesiable.Inoltre utilizzando defparam costruire è considerato un cattivo stile di codifica.Tuttavia, il metodo suggerito dal aji_vlsi è abbastanza buona.