Verilog: if-else generare comunicazione

[choonlle]

Salve,
Al fine di generare comunicazione viene utilizzata per fornire una capacità di gran lunga più potente per creare più istanze di un oggetto.
Ma,
Qui di seguito caso, qual è la diff tra il caso 1 e caso 2?i casi di non creare più istanze di un oggetto, quindi qual è il diverso?

Caso 1:
generano
if (status) begin
pipe_line (. DOUT (DOUT),
. din (DIN),
. clk (clk))
fine
altro
iniziare
assegnare DOUT = reg [15:0]
fine
fine di generare

Caso 2
if (status) begin
pipe_line (. DOUT (DOUT),
. din (DIN),
. clk (clk))
fine
altro
iniziare
assegnare DOUT = reg [15:0]
fine

Per favore mi fa sapere il vantaggio di WIF caso di cui sopra utilizzando generare dichiarazione!Grazie !!!!!

 

[aji_vlsi]

Your second case is illegal Verilog - regular if..else is a procedural construct and hence can't be used in concurrent portion.

Si compila il codice?

Saluti
Ajeetha, CVC
www.noveldv.com

 

[choonlle]

salve,

se il caso 1 è corretta, qual è il vantaggio di utilizzare generare un'istruzione if per confrontare generare la dichiarazione, in cui si può generare esempio più degli esempi?

Accanto, se si tenta di generare comunicazione, qualsiasi caratteristica più accanto a un'istanza del blocco?La speranza di sentire da voi presto.thanks a lot ...
saluti,
choonlle

 

[aji_vlsi]

Salve,
Generare può essere utilizzato per diverse cose:

1.Istanze multiple di uno stesso modulo
2.Facoltatività del quale modulo di scegliere - dice livello cancello vs RTL o RTL vs behaviora letc.

generare .. se viene utilizzato per soddisferà # 2 di cui sopra.Nel tuo esempio, a seconda del valore dello "status" in fase di elaborazione si aprirà pipe_line esemplificazione modulo o semplicemente assegnare dichiarazione.

Leggi:

http://www.sunburst-design.com/papers/CummingsDVCON2003_V2K1_SimScore.pdf

per maggiori informazioni

HTH
Ajeetha, CVC
www.noveldv.com