Verilog Genera

[vlsi_freak]

Hi All,

La verilog permette di utilizzare le dichiarazioni generare generare
all'interno di un altro stato.
Ho un requisito SHON come qui di seguito,

generare, se (A> 1) / / A è un primo livello generici
generare for (i = 0; i <10; i = i 1)
inizio: INIZIO
logica .....
fine
endgenerate
endgenerate

Quanto sopra dà errori durante la compilazione.Qualsiasi altra opzione per l'utilizzo
all'interno di un altro generare generare.

saluti,
strano

 

[ljxpjpjljx]

simulatore che si usa?

 

[vlsi_freak]

Salve,

Fondamentalmente i uso VCS.Ma questo deve essere indipendente e synthesizable di simulatore.

saluti,
strano