Verdi errore di compilazione - VHDL misti

[billylee]

Ciao a tutti
Ho bisogno del vostro aiuto
I Verdi hanno qualche problema di compilazione con vlog mista & source VHDL

il mio file list
top.v
sub0.v
sub1.v
sub2.v
sub3.v
sub4.vhd
sub4_0.vhd
sub4_1.vhd

così mi fanno flist come questo
top.v
sub0.v
sub1.v
sub2.v
sub3.v
sub4.vhd
-VHDL sub4_0.vhd
-VHDL sub4_1.vhd
& Verdi-sv-f flist

ma questo non è un lavoro
cosa posso provare prossimo passo?

hanno un goodday!

 

[ljxpjpjljx]

-sv opzione è il Verilog "sistema" opzione di compilazione!
Vericom è il compilatore per il codice Verilog e vhdlcom è il compilatore per il codice VHDL!