D
DeepIC
Guest
si dice che non è necessario studiare Vera perché SystemVerilog
è venuta fuori al più presto.
do you think so?
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T
take_care11
Guest
Hi DeepIC,
Penso che sia ancora degno di apprendimento Vera (o specman), perché queste due
lingue sono largamente utilizzate nel settore.
Anche supponendo che SystemVerilog è accettata dagli operatori del settore come una "de fato" standard per la verifica, Vera e specman (a causa di motivi di eredità in quanto non vi sono milioni di linee di codice scritte in queste due lingue) saranno ancora in giro per un po 'di tempo.
Mi raccomando.
Penso che sia ancora degno di apprendimento Vera (o specman), perché queste due
lingue sono largamente utilizzate nel settore.
Anche supponendo che SystemVerilog è accettata dagli operatori del settore come una "de fato" standard per la verifica, Vera e specman (a causa di motivi di eredità in quanto non vi sono milioni di linee di codice scritte in queste due lingue) saranno ancora in giro per un po 'di tempo.
Mi raccomando.
S
seeya
Guest
IEEE forum partecipanti sostegno SystemVerilog
Con Richard Goering, EE Times
Jun 3, 2003 (6:49 PM)
URL: h ** p: / / www.eedesign.com/story/OEG20030603S0048
Anaheim, California, partecipanti ad un gruppo di lavoro IEEE 1364 presso la sede Design Automation Conference qui Martedì (3 giugno),
ha chiesto per SystemVerilog 3,1 a far parte del nascente standard IEEE 1364-2005 Verilog insieme con una serie di altri miglioramenti.L'incontro ha segnato l'IEEE
del primo tentativo di raccogliere l'input
dell'utente, come comincia a montare la prossima generazione di Verilog.
Lo standard IEEE 1364 chiamato il suo forum indipendentemente dal Accellera norme di organizzazione, di ingresso e sollecitato da molte fonti, con un termine del mese di agosto 2003.Che ha causato alcuni politici e di lotte tra Accellera IEEE,
sollevando dubbi in merito anche se la norma approvata dalla IEEE sarà pienamente compatibile con SystemVerilog 3,1.
Se il sentimento al DAC forum è alcuna indicazione, Verilog 1364-2005 comprenderà SystemVerilog 3,1.Ma il scarsamente frequentato forum non ha un numero sufficiente di utenti a raggiungere alcuna conclusione,
ha rilevato moderatore Kurt Baty, computer architetto a WSFDB Consulting."Abbiamo avuto modo di ottenere una camera con un gruppo di utenti in esso", ha detto.
Ancora da stabilire è se Accellera sarà in grado di soddisfare le IEEE agosto
del 2003 del termine per la tecnologia donazioni."La palla è nel Accellera corte SystemVerilog a donare", ha dichiarato il consulente Stu Sutherland, che serve sia sul Accellera SystemVerilog comitati e IEEE 1364."Se Accellera non farlo, si corre il rischio di duplicare IEEE un grande sforzo".
Baty forum chiesto ai partecipanti di formulare proposte per un "cinque" lista dei desideri per IEEE 1364-2005.Un suggerimento è, molto semplicemente, SystemVerilog 3,1.Quando ha chiesto Baty, "qui
c'è qualcuno che non vuole SystemVerilog in totale da parte di questa norma?"solo uno dei 20-dispari partecipanti alzò la mano.
Il solitario è stato dissenter Jay Lawrence, architetto senior per la verifica funzionale di Cadence Design Systems, che è stato il più scettico EDA venditore nei confronti di SystemVerilog.Lunedi Cadence ha annunciato che è la donazione di tecnologia IEEE 1364, alcune delle quali, nella zona testbench generazione, con sovrapposizioni SystemVerilog 3,1.
"Mi piace tutto di queste cose [in SystemVerilog 3,1], ma non altrettanto", ha detto Lorenzo, che ha sostenuto per più il feedback degli utenti su alcune porzioni del neo-approvato Accellera standard.
Altri hanno iniziato a chiedersi se tutti si SystemVerilog 3,1 vela attraverso l'IEEE."Proprio perché stiamo portando in SystemVerilog non significa che siamo a timbrare esso," ha detto Cliff consulente Cummings."Non posso immaginare la Vera cose andranno in IEEE standard", ha detto Baty.La Vera Synopsys lingua è alla base di alcuni costrutti testbench in SystemVerilog 3,1.
Forum partecipanti piaciuto molti altri suggerimenti per 1364-2005 che vanno ben al di là SystemVerilog 3,1.Ad esempio, una tecnologia di crittografia IP donati da Cadence che non è stato trovato in SystemVerilog 3,1 è stata una scelta popolare.Così è stata l'idea di moduli compilati separatamente, una tecnologia che Fintronic Stati Uniti d'America ha promesso di donare.
Alcuni altri suggerimenti popolare incluso una copertura funzionale meccanismo di cattura, uno standard pragma capacità,
il valore carica dump (VCD) file accessori, società ambito attributi, la soluzione "disattivare" dichiarazione di ambiguità, e di eliminare l'ACC di accesso della biblioteca Programming Language Interface (PLI ).Forum partecipanti hanno anche sostenuto con forza il completamento incompiuto caratteristiche standard nel 1364-2001.
Suggerimenti che non hanno ottenuto il maggior sostegno a livello mondiale compresi i tipi di filo, vista la configurazione, l'interoperabilità con altri linguaggi di progettazione, un "Verilog lite" sub-standard, e Baty proprio suggerimento di larghezza variabile in virgola mobile variabili.
Constatando che Verilog 2001 non è ancora completo, Baty contestato l'idea che Verilog 2005 farà il suo calendario indicato."Lei pensa che questo sarà effettivamente fare nel 2005? Non hai progettato qualsiasi ASIC, hai? È probabilmente più vicina al 2007", ha detto.
Baty ha chiesto una votazione su quando la gente pensava che la norma in realtà essere completa, e le risposte variavano dal 2005 al 2008."Let's stick con il 2005, ma aperto e avviare una PAR [progetto di richiesta di autorizzazione] per il 2008", ha suggerito Sutherland.
Con Richard Goering, EE Times
Jun 3, 2003 (6:49 PM)
URL: h ** p: / / www.eedesign.com/story/OEG20030603S0048
Anaheim, California, partecipanti ad un gruppo di lavoro IEEE 1364 presso la sede Design Automation Conference qui Martedì (3 giugno),
ha chiesto per SystemVerilog 3,1 a far parte del nascente standard IEEE 1364-2005 Verilog insieme con una serie di altri miglioramenti.L'incontro ha segnato l'IEEE
del primo tentativo di raccogliere l'input
dell'utente, come comincia a montare la prossima generazione di Verilog.
Lo standard IEEE 1364 chiamato il suo forum indipendentemente dal Accellera norme di organizzazione, di ingresso e sollecitato da molte fonti, con un termine del mese di agosto 2003.Che ha causato alcuni politici e di lotte tra Accellera IEEE,
sollevando dubbi in merito anche se la norma approvata dalla IEEE sarà pienamente compatibile con SystemVerilog 3,1.
Se il sentimento al DAC forum è alcuna indicazione, Verilog 1364-2005 comprenderà SystemVerilog 3,1.Ma il scarsamente frequentato forum non ha un numero sufficiente di utenti a raggiungere alcuna conclusione,
ha rilevato moderatore Kurt Baty, computer architetto a WSFDB Consulting."Abbiamo avuto modo di ottenere una camera con un gruppo di utenti in esso", ha detto.
Ancora da stabilire è se Accellera sarà in grado di soddisfare le IEEE agosto
del 2003 del termine per la tecnologia donazioni."La palla è nel Accellera corte SystemVerilog a donare", ha dichiarato il consulente Stu Sutherland, che serve sia sul Accellera SystemVerilog comitati e IEEE 1364."Se Accellera non farlo, si corre il rischio di duplicare IEEE un grande sforzo".
Baty forum chiesto ai partecipanti di formulare proposte per un "cinque" lista dei desideri per IEEE 1364-2005.Un suggerimento è, molto semplicemente, SystemVerilog 3,1.Quando ha chiesto Baty, "qui
c'è qualcuno che non vuole SystemVerilog in totale da parte di questa norma?"solo uno dei 20-dispari partecipanti alzò la mano.
Il solitario è stato dissenter Jay Lawrence, architetto senior per la verifica funzionale di Cadence Design Systems, che è stato il più scettico EDA venditore nei confronti di SystemVerilog.Lunedi Cadence ha annunciato che è la donazione di tecnologia IEEE 1364, alcune delle quali, nella zona testbench generazione, con sovrapposizioni SystemVerilog 3,1.
"Mi piace tutto di queste cose [in SystemVerilog 3,1], ma non altrettanto", ha detto Lorenzo, che ha sostenuto per più il feedback degli utenti su alcune porzioni del neo-approvato Accellera standard.
Altri hanno iniziato a chiedersi se tutti si SystemVerilog 3,1 vela attraverso l'IEEE."Proprio perché stiamo portando in SystemVerilog non significa che siamo a timbrare esso," ha detto Cliff consulente Cummings."Non posso immaginare la Vera cose andranno in IEEE standard", ha detto Baty.La Vera Synopsys lingua è alla base di alcuni costrutti testbench in SystemVerilog 3,1.
Forum partecipanti piaciuto molti altri suggerimenti per 1364-2005 che vanno ben al di là SystemVerilog 3,1.Ad esempio, una tecnologia di crittografia IP donati da Cadence che non è stato trovato in SystemVerilog 3,1 è stata una scelta popolare.Così è stata l'idea di moduli compilati separatamente, una tecnologia che Fintronic Stati Uniti d'America ha promesso di donare.
Alcuni altri suggerimenti popolare incluso una copertura funzionale meccanismo di cattura, uno standard pragma capacità,
il valore carica dump (VCD) file accessori, società ambito attributi, la soluzione "disattivare" dichiarazione di ambiguità, e di eliminare l'ACC di accesso della biblioteca Programming Language Interface (PLI ).Forum partecipanti hanno anche sostenuto con forza il completamento incompiuto caratteristiche standard nel 1364-2001.
Suggerimenti che non hanno ottenuto il maggior sostegno a livello mondiale compresi i tipi di filo, vista la configurazione, l'interoperabilità con altri linguaggi di progettazione, un "Verilog lite" sub-standard, e Baty proprio suggerimento di larghezza variabile in virgola mobile variabili.
Constatando che Verilog 2001 non è ancora completo, Baty contestato l'idea che Verilog 2005 farà il suo calendario indicato."Lei pensa che questo sarà effettivamente fare nel 2005? Non hai progettato qualsiasi ASIC, hai? È probabilmente più vicina al 2007", ha detto.
Baty ha chiesto una votazione su quando la gente pensava che la norma in realtà essere completa, e le risposte variavano dal 2005 al 2008."Let's stick con il 2005, ma aperto e avviare una PAR [progetto di richiesta di autorizzazione] per il 2008", ha suggerito Sutherland.
M
mami_hacky
Guest
quanto è necessario per visualizzare gli strumenti di verifica e simulatori che supportano SystemVerilog?
E
eternal_nan
Guest
Vorrei dire entro 2 anni SystemVerilog
sarà sostenuta.In ogni caso, specman,
Vera e SystemVerilog sono tutti così facile
per imparare (una volta si conosce o verilog
VHDL), che non vi è motivo di
riguarda se stessi, con l'apprendimento di queste ultime
fino a quando ne avete bisogno.
sarà sostenuta.In ogni caso, specman,
Vera e SystemVerilog sono tutti così facile
per imparare (una volta si conosce o verilog
VHDL), che non vi è motivo di
riguarda se stessi, con l'apprendimento di queste ultime
fino a quando ne avete bisogno.
T
take_care11
Guest
Inoltre, SystemVerilog si suppone che sia molto simile a Verilog con un bunck aggiunte di nuove per la verifica.
Ma ho sentito che alcune imprese non vogliono che venga adottato come uno standard, perché non ha Synopsys donare tutta la lingua.Sembra che una parte ha mantenuto la lingua come oggetto di proprietà.Forse qualcuno può confermare questa.
Ma ho sentito che alcune imprese non vogliono che venga adottato come uno standard, perché non ha Synopsys donare tutta la lingua.Sembra che una parte ha mantenuto la lingua come oggetto di proprietà.Forse qualcuno può confermare questa.
M
maniasonic
Guest
Cadence infine annuncia SystemVerilog quindi a sostenere la situazione è chiaro che SystemVerilog è molto più promettenti ...
W
weilijun
Guest
Se systemverilog3.1 è quello di essere pienamente sostenuto, ha bisogno di almeno due anni.
Così vera è ancora degna di apprendimento.
Così vera è ancora degna di apprendimento.
Z
zyphor
Guest
Sono d'accordo che vale la pena di apprendimento vera
A
adrian_hu
Guest
per la verifica, che deve imparare a scegliere, vera o specman?Al momento nessuno di essi vengono utilizzati nella nostra società.