variabili condivise in VHDL

[booblik]

Che cosa è l'uso di variabili condivise in VHDL, se non può essere sintetizzato?
Perché qualcuno non synthesizable scrivere codice?

 

[Tan]

Salve,
>> Che cosa è l'uso di variabili condivise in VHDL, se non può essere sintetizzato?
>> Perché dovrei scrivere qualcuno non synthesizable codice?In genere, le variabili sono utilizzati o che possono essere usati in un particolare process.It è dedicato solo a variabili condivise process.But che sono quelli che possono essere utilizzati in più di uno process.However, quando si sta usando il processo condiviso varible altro processo non dovrebbe utilizzarlo.

Non synthesizable codice è scritto per il collaudo e la simulazione simulation.Through si può sapere come il programma viene eseguito.

Spero mi chiaro.

 

[booblik]

Hi Tan,

Grazie per la vostra risposta.

Quindi, in un ambiente reale, una simulazione sarebbe scritto prima, il programma testato e capito e quindi non sarebbe synthesizables codice riscritto per renderlo synthesizable?

 

[Tan]

Hmmm ..
Cfr., per esempio, se si desidera verificare la reale numbers.You hanno per simulare il codice per visualizzare il proprio result.But il vero non sono indicati i numeri synthesizable a tutti ..
Ci sono alcuni codici che non sono synthesizable, ma si desidera vedere il risultato .. poi helps.we simulazione può simulare e verificare il risultato.

Spero di aver capito.

 

[FVM]

Citazione:

e poi non sarebbe synthesizables codice riscritto per renderlo synthesizable?