L
Letan
Guest
Voglio usare Hsim per simulare chip pieno, ma ho una domanda:
Esempio:
Ho soffietto blocchi in circuito: A, B, C e D, ma A, B, C sono formattati CDL (linguaggio di descrizione del circuito) e D è Verilog file (RTL).Come combinare CDL e RTL per simulare con Hsim?Sto utilizzando Hsim 2.0.
Esempio:
Ho soffietto blocchi in circuito: A, B, C e D, ma A, B, C sono formattati CDL (linguaggio di descrizione del circuito) e D è Verilog file (RTL).Come combinare CDL e RTL per simulare con Hsim?Sto utilizzando Hsim 2.0.