un'istanza - VHDL

[kumar_eee]

Ho un modulo Halfadder ...Voglio fare un sommatore utilizzando il modulo Halfadder ...Come implemnt in VHDL ?....

 

[Renjith]

salve,
utilizzando 2 halfadders u possibile implementare un fulladder.
collegare 2 ingressi a halfadder prima, e collegare l'ingresso 3 e il "SUM" uscita del halfadder primo al secondo halfadder.il "SUM" risultato della halfadder 2 sarà un fulladder "Somma" di uscita.Utilizzare una porta OR per ottenere il "portare" fuori segnale.Collegare il "portare" fuori dalla halfadders prima e la seconda a quella porta o per ottenere il sommatore "portare" fuori.

 

[Barkha]

Utilizzando un mezzo sommatore come una componente del sommatore

Primo design la vipera mezzo.Utilizzando 2 vipere metà e di un cancello o implementare
full adder.
========= Half Adder =========================
Library IEEE;
Use IEEE.std_logic_1164.ali;

Half_adder entità è
PORT (A, B: in std_logic;
Somma, Corte: OUT std_logic);
END half_adder;

ARCHITETTURA DI myadd half_adder IS
BEGIN
Sum <= A xor B;
Cout <= A e B;
END myadd;
====================================

============= Full Adder =========================
Library IEEE;
Use IEEE.std_logic_1164.ali;

Full_adder entità è
PORT (A1, B1, CIN1: IN std_logic;
Somma, CO1: OUT std_logic);
END full_adder;

ARCHITETTURA myfulladd DI full_adder IS
sum1 segnale, Cout1, Cout2: std_logic;
Componente half_adder
port (A, B: in std_logic;
Somma, Corte: out std_logic);
end component;

BEGIN
H1: port map half_adder (A1, CIN1, sum1, Cout1);
H2: port map half_adder (sum1, B1, Somma, Cout2);
CO1 <= Cout1 o Cout2;
END myfulladd;
================================================== ====

 

[ikru26]

FULL_ADDER entità è

port (

A_IN, B_IN, C_IN: in BIT;

SOMMA, C_OUT: out BIT);

fine FULL_ADDER;STRUTTURA architettura di FULL_ADDER è

- Componente dichiarazioni

componente XOR_2

port (

A, B: in BIT;

Z: out bit);

end component;

componente AND_2

port (

A, B: in BIT;

Z: out bit);

end component;

componente OR_2

port (

A, B: in BIT;

Z: out bit);

end component;

- Configurazione specifiche

per tutti: XOR_2 entità uso WORK.XOR_2 (algoritmo);

per tutti: AND_2 entità uso WORK.AND_2 (algoritmo);

per O1: OR_2 entità uso WORK.OR_2 (algoritmo);

- Segnale dichiarazioni

S1 segnale, S2, S3: BIT;iniziare

- Istanziazioni componente che utilizza l'associazione denominata

X1: XOR_2 port map (A => A_IN, B => B_IN, Z => S1);

X2: XOR_2 port map (A => S1, B => C_IN, Z => SUM);

A1: AND_2 port map (A => S1, B => C_IN, Z => S2);

A2: AND_2 port map (A => A_IN, B => B_IN, Z => S3);

O1: OR_2 port map (A => S2, B => S3, Z => C_OUT);