Una domanda sulla sintesi

H

horzonbluz

Guest
Ciao, amici.
Sono un circuito integrato digitale designer.I hanno una domanda sul calendario in sintesi.
I sintesi uno dei circuiti digitali e di trovare un problema nella mia circuiti.
Non ho la prova segnali trattati come ideale segnale, in altre parole il trattamento TEST_SE e TEST_MODE reti come ideale netto, e sono infinite capacità di guida in passato_Ora il P & R ingegneri mi vuole gestire come ideale reti come orologio o ripristinare i segnali.Ma ci sono alcuni sentieri nel mio disegno hanno violazione, quando i tempi stabiliti nuovi contraints sulla segnali di prova.Questi tempi violazione non può essere fissata.
Perché ciò accada?I nuovi contraints serie di test e questi segnali contraints solo evitare di inserire nel buffer TEST_SE e TEST_MODE reti.Perché questo può causare tempi violazioni.

 
si è ricompilare?da allora la compilazione e la compilazione DFT

si usa sia set_dont_touch_network
e set_ideal_network?

ci mostrano ciò che hai fatto e il tuo vincoli

 
horzonbluz ha scritto:

I nuovi contraints serie di test e questi segnali contraints solo evitare di inserire nel buffer TEST_SE e TEST_MODE reti.
Perché questo può causare tempi violazioni.
 
Non ho impostato ideale sia netto e non toccare i vincoli sulla rete segnali di prova e, più in uso il DC2003.06 UNIX vesion di sintesi il mio disegno.Quando ha aggiunto un nuovo contraints, i miei resynthesis design.Si tratta di vincoli che ho aggiunto per la prova di segnali:
set_false_path-da TEST_SE;
set_false_path-da TEST_MODE;

set_drive 0 TEST_MODE;
set_drive 0 TEST_SE;

set_dont_touch_network TEST_SE;
set_dont_touch_network TEST_MODE;

hookup_testports-verbose;

 
1.I che questo dovrebbe essere rimuovere 2
set_false_path-da TEST_SE;
set_false_path-da TEST_MODE;

2.and scegliere uno più piccolo buf nel vostro lib invece di usare 0 per auto

3.se il tuo test_mode non ha ancora elevato fanout
rimuovere set_dont_touch_network TEST_MODE;

e riprova poi dirci i vostri risultati

 
Ciao, gerade.
Non credo che il tuo consiglio è giusto.
1.impostare falsi percorso in grado di ridurre l'area del mio design.
2.Poiché il segnale di prova porti necessità di unità di carico molto elevato nel mio chip, ho bisogno di impostare la capacità di guida pari a zero per loro.
3.Se non impostato non toccare rete vincolo TEST_MODE, DC strumento inserire nel buffer TEST_MODE netto, anche se la TEST_MODE netto forse non ha carico elevato.

 
1.about falso cammino, se uno non è falso cammino percorso, non si deve impostare
fare in modo che se sono veramente falso cammino con il progettista.contraints dovrebbero essere coerenti con il disegno
del fuction

2.se si imposta l'ideale di rete e non toccare per scan_mode non generare buffer.così non importa che si sceglie di cellule.spiacenti di questo

3.you ragione, quando test_mode ha elevato fanout

4.one caso ho dimenticato di chiedere,
test_mode si usa per scegliere test_clk e funzionale orologio nel vostro disegno
in caso affermativo, l'uso
"set_case_analysis test_mode 0"

nel vostro file di vincoli

saluti

 
Ciao, gerade.Il mio amico.
I vostri consigli forse 2rd destra.
Ma la quarta consulenza non può destra.La serie di analisi vincolo caso è usato in PT, è possibile accertarsi che può essere utilizzato in DC?Naturalmente la Test_mode è utilizzata per scegliere test_clk e funzionale orologio.

 
1.Imposta netta ideale in sintesi
2.Esegui pre-sim con ieadl netto ritardo (con il livello di sintesi cancello ckt)
3.Passate il vostro vincoli (su quelle di test del segnale) al P & R engr.da quelli di segnale di prova sarà curato in strumenti
4.Esegui STA, con SDF, il P & R generare ckt
5.Esegui post si porta sul livello e con SDF ckt netto generato da eack-end

I vincoli di P & R deve essere diversa da quella di sintesi su tali reti ...altrimenti, gli strumenti di back-end non conoscerà mai il tuo calendario esigenze ....

 
Ci scusiamo per lenta risposta,

Sono abbastanza sicuro che, in realtà si usa questo per syntheiss.

ragione è che, DC non solo di tipo grezzo di sintesi per il nostro progetto.che sarà ulteriormente affinato in P & R strumenti.
set_case_analysis test_mode 0 è di chiedere DC solo di concentrarsi sulla funzione normale e lasciare la modalità di prova a P & R strumenti.come questo caso non è così critica, può essere gestito facilmente in P & R strumenti.
to check if P&R result meet the timing requirement.

nel punto che si intende utilizzare set_case_analysis sia
per caso
per verificare se P & R risultato soddisfare la prescrizione relativa ai tempi.

saluti

 
Ciao, il mio amico gerade.Non ho mai set_case_analysis utilizzare in DC e non vede alcuna menzione manuali.
Mi potrebbe dare alcuni dati circa l'uso set_case_analysis in DC?

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Sorpresa" border="0" />
 
<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />Ciao, gerade.
Mi hanno fissato nuovi contrtaints su segnali di prova e il mio design resysthesis.
Il risultato è satified.I tempi e le violazioni sono tutti redued.
Penso set_case_analysis è meglio che set_false_path DC strumento per raccontare hadling prova segnali.

 
qualcuno mi può dire come il set_case_analysis agire sui tempi di analisi?
Ho visto che alcune articolo ha detto che dc cann't uso set_case_analysis, è giusto?

 
Hi bendrift,

Il anni per la sua domanda è set_case_analysis propaga in avanti attraverso il costante la netlist e si disattiva automaticamente le opportune tempi archi basato sulla logica costante.Inoltre, non rimuovere la logica

Questa risposta che ho visto in solvnet dalla Synopsys.

Hope it helps

 
si dovrebbe set_case_analysis 0 TEST_MODE funzionale STA,
e set_case_analysis 1 TEST_MODE in modalità di prova STA.

 
horzonbluz ha scritto:

Ciao, gerade.

Non credo che il tuo consiglio è giusto.

1.
impostare falsi percorso in grado di ridurre l'area del mio design.

2.
Poiché il segnale di prova porti necessità di unità di carico molto elevato nel mio chip, ho bisogno di impostare la capacità di guida pari a zero per loro.

3.
Se non impostato non toccare rete vincolo TEST_MODE, DC strumento inserire nel buffer TEST_MODE netto, anche se la TEST_MODE netto forse non ha carico elevato.
 
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