Una domanda su digital vincolo temporale modulo!

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<img src="http://images.elektroda.net/82_1158220766.JPG" border="0" alt="A question about digital module timing constraint!" title="Una domanda su digital vincolo temporale modulo!"/>Ecco una rappresentazione di Synopsys documento DC.
Ma davvero non riesco a capire perché "min = min_path - hold".
Pensiamo al caso ideale che il min_path pari a zero.
In questo caso, il valore output_delay è negativo.
Output_delay valore negativo significa che i dati potranno essere modificati prima di bordo disponibili attiva dell'orologio.Ma come avrebbe potuto possibile?
Non riesco a capire.Chi può spiegare a me?
Grazie mille!
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il valore di hold (0,4) è la volta dei nuovi dati disponibili dopo la posedge di clock.

Se questo valore è 0, allora ritardo di uscita mim è solo il percorso min di ritardo di chip.
così il ritardo costretto percorso interno all'interno chip-min_delay.

Se il valore stiva è maggiore di zero, è necessario che i dati dovrebbero mantenere il tempo più stabile, quindi il ritardo min percorso all'interno chip-min_delay tenere, quindi il ritardo min uscita è solo - (-min_delay hold) = min_delay - trattenere.Questo vincolo è più stretto di quello del caso con valore tenere premuto 0.

 

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Ah, vedo, vedo.
Ci dispiace, ho commesso un errore.
Output_delay è il tempo necessario prima ma non dopo edge attivo dell'orologio.
Così output_delay valore negativo significa esattamente il tempo di attesa dopo il fronte attivo di clock, quando il min_path il pari a zero.
Quindi, problema risolto.Chi può dirmi come eliminare questo post?