Un problema in sintesi!

[horzonbluz]

Ciao, i miei amici.
Oggi ho un problema.Quando un disegno di sintesi, il calendario vincoli sono difficilmente raggiungibili.Ma i subdesign uno sintesi, il calendario constains è facilmente raggiungibile.Perché ciò accada?
Il calendario pone per la subdesign sono gli stessi, quando i sintesi è indipendente o superiore design.

 

[firewire2035]

Synopsys si sceglie un modello per voi wireload base sulla complessità della progettazione,
a meno che non specificato diversamente.I suoi due sessioni di sintesi utilizzati wireload diversi modelli, verificare le prime righe del tuo calendario relazione.

 

[horzonbluz]

You are wrong.I miei vincoli sono gli stessi in due condizioni.Penso che è stato cuased perché troppi subdesigns nella mia top design.Il percorso della subdesign forse non sono i percorsi critici quando il subdesign nella top design sintesi.Quindi, la sintesi dei risultati non sono buoni come quello di sintetizzare da soli.

 

[farhada]

Avete cercato di Flaten il disegno prima di fare la sintesi e l'ottimizzazione basata sul Flaten: progettazione ed invece?

Presumo che si può fare questo e non avete guildlines per la floorplaner.

Gradirei vedere i vostri commenti,

BR,
/ Farhad

 

[firewire2035]

horzonbluz ha scritto:

You are wrong.
I miei vincoli sono gli stessi in due condizioni.
Penso che è stato cuased perché troppi subdesigns nella mia top design.
Il percorso della subdesign forse non sono i percorsi critici quando il subdesign nella top design sintesi.
Quindi, la sintesi dei risultati non sono buoni come quello di sintetizzare da soli.

 

[horzonbluz]

Ciao, firewire2035.
Qui di seguito è la mia relazione sulla mia filo carico modello:
Filo di carico: (uso report_wire_load per maggiori informazioni)
wire_load_mode top
wire_load_model_max UMC18_Conservative
wire_load_model_min UMC18_Conservative

A due condizioni, che sono gli stessi.Quando i loro sintesi, di utilizzare sempre i "set auto_wire_load_selection false" e nominare il filo di carico modello.
E ancora, i sempre utilizzare la modalità di carico superiore a filo.Quindi penso che abbiamo preso in considerazione la condizione che lei ha detto.Ma io non cerco di appiattire il mio disegno.Avete buoni consigli ed esperienze su appiattire la progettazione di ridurre l'area o per migliorare i tempi?

 

[firewire2035]

Preferisco guardare il tuo calendario relazione header, che mostra che s wireload modalità è utilizzata mentre attraversa la gerarchia.Se il modulo è infatti costretto a utilizzare uno solo wireload modello, non sarà vedere WLM commutazione.

wire_load_mode superiore è corretta.ma se siete di scripting questo,
si consideri il possbility è qualcosa di sovrascrivere il tuo env setup.

se solo uno wireload in uso, quindi la prossima è la possibilità di fanout problema.generare un calendario relazione w / fanout incrementale e sulla tempistica.guardare per le grandi incr tempi, e guardare la guida e la cellula fanout.

posso solo dare il mio parere, è che mi piace per appiattire progettazione @ una certa gerarchia, per motivi lei ha affermato in precedenza.Ma molti come gerarchia di preservare per le future finalità di debug.