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ttspice
Guest
Un bell'articolo da S * lveNet:
###############################################
# Questo è un esempio di script tcl DC che può essere utilizzato in un top-down o
# bottom-up dei flussi su un blocco / sintesi a livello di modulo.Questo script può
# non sempre raggiungere il QOR miglior modo possibile, come alcune delle variabili
# usi sono abbastanza specifiche di progettazione.
#
# Questo script dovrebbe darvi una buona qualità out-of-the-box per QOR
# timing aggressivi / requisiti di spazio.Si prega di modificare / aggiornare il
# script per ospitare la configurazione dell'ambiente e obiettivi di progettazione.
###############################################set tim_area_qor run
set my_design TOP_DESIGN
# Si prega di compilare il percorso appropriato di ricerca e lib / utilizzo rtl
set path_to_source MY_SOURCE
set search_path [list [concat [format "% s% s" $ MY_SOURCE]] $ search_path]
set path_to_lib CELL_LIB_DIR
set RAM_LIB_DIR path_to_RAM
set search_path [concat [list CELL_LIB_DIR $ $ RAM_LIB_DIR] $ search_path]
set target_library [my_tech_lib.db list]
set link_library [my_link_lib.db list]
set synthetic_library [dw_foundation.sldb list]
set link_path [concat [concat [concat [list * standard.sldb] target_library $] link_library $] $ synthetic_library]
# legge di progettazione
read_verilog v *.
current_design $ TOP_DESIGN
collegamento
# top source (blocco / modulo) vincoli di livello (orologi, input / output di ritardo, ecc)
source-echo-verbose .. / top.cons
source-echo-verbose .. / false_paths.cons
set_wire_load_model-name "realistic_WLM" libreria "my_tech_lib"
set_wire_load_mode "top"
# compilazione del flusso
current_design $ TOP_DESIGN
# Si prega di refere le pagine man per i dettagli sul comando utilizzo
# Si può variare a seconda del livello dello sforzo di obiettivi di progettazione e dei risultati delle analisi
set dw_prefer_mc_inside true
set area_only hlo_resource_allocation
set hlo_resource_implementation area_only
set compile_seqmap_synchronous_extraction true
set true compile_sequential_area_recovery
set compile_new_boolean_structure true
vero set_structure-boolean true-timing boolean_effort alta false
# Abilita Design Compiler Ultra ottimizzazioni
set_ultra_optimization vero
set_boundary_optimization $ TOP_DESIGN
set_max_area 0-ignore_tns
uniquify
compilazione map_effort med-area_effort alto
report_timing
report_area
compilazione incr-map_effort alto
report_timing
report_area
separare-all-appiattito
compilazione incr-map_effort alto
report_timing
report_area
write-h-o $ run.dc.db
uscita
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# Questo è un esempio di script tcl DC che può essere utilizzato in un top-down o
# bottom-up dei flussi su un blocco / sintesi a livello di modulo.Questo script può
# non sempre raggiungere il QOR miglior modo possibile, come alcune delle variabili
# usi sono abbastanza specifiche di progettazione.
#
# Questo script dovrebbe darvi una buona qualità out-of-the-box per QOR
# timing aggressivi / requisiti di spazio.Si prega di modificare / aggiornare il
# script per ospitare la configurazione dell'ambiente e obiettivi di progettazione.
###############################################set tim_area_qor run
set my_design TOP_DESIGN
# Si prega di compilare il percorso appropriato di ricerca e lib / utilizzo rtl
set path_to_source MY_SOURCE
set search_path [list [concat [format "% s% s" $ MY_SOURCE]] $ search_path]
set path_to_lib CELL_LIB_DIR
set RAM_LIB_DIR path_to_RAM
set search_path [concat [list CELL_LIB_DIR $ $ RAM_LIB_DIR] $ search_path]
set target_library [my_tech_lib.db list]
set link_library [my_link_lib.db list]
set synthetic_library [dw_foundation.sldb list]
set link_path [concat [concat [concat [list * standard.sldb] target_library $] link_library $] $ synthetic_library]
# legge di progettazione
read_verilog v *.
current_design $ TOP_DESIGN
collegamento
# top source (blocco / modulo) vincoli di livello (orologi, input / output di ritardo, ecc)
source-echo-verbose .. / top.cons
source-echo-verbose .. / false_paths.cons
set_wire_load_model-name "realistic_WLM" libreria "my_tech_lib"
set_wire_load_mode "top"
# compilazione del flusso
current_design $ TOP_DESIGN
# Si prega di refere le pagine man per i dettagli sul comando utilizzo
# Si può variare a seconda del livello dello sforzo di obiettivi di progettazione e dei risultati delle analisi
set dw_prefer_mc_inside true
set area_only hlo_resource_allocation
set hlo_resource_implementation area_only
set compile_seqmap_synchronous_extraction true
set true compile_sequential_area_recovery
set compile_new_boolean_structure true
vero set_structure-boolean true-timing boolean_effort alta false
# Abilita Design Compiler Ultra ottimizzazioni
set_ultra_optimization vero
set_boundary_optimization $ TOP_DESIGN
set_max_area 0-ignore_tns
uniquify
compilazione map_effort med-area_effort alto
report_timing
report_area
compilazione incr-map_effort alto
report_timing
report_area
separare-all-appiattito
compilazione incr-map_effort alto
report_timing
report_area
write-h-o $ run.dc.db
uscita