H
harsha44
Guest
Hi ppl,
Ho bisogno di progettare un tutto digitale PLL (ADPLL) deve essere incorporata in un DSP per generare i segnali necessari clk.Ho bisogno di sapere se la sua possibilità di attuare un design all-digitali su una scheda FPGA in quanto l'oscillatore digitale controllata (DCO) richiede un clock ad alta frequenza per essere alimentato ad esso.Tuttavia, ho bisogno di generare i seguenti segnali utilizzando solo un singolo 100MHz di clock:
200MHz
300MHz
42.8MHz
21.4MHz
10. & MHz
0.1MHz
Poiché il DCO bisogno di un altro segnale di clock per funzionare, im in una correzione vera qui dal momento che ho un solo segnale a mia disposizione: la frequenza di riferimento 100MHz.
Si prega di suggerire qualche modo per aggirare questo o su qualsiasi architettura adatta per la progettazione di FPGA.
Ho bisogno di progettare un tutto digitale PLL (ADPLL) deve essere incorporata in un DSP per generare i segnali necessari clk.Ho bisogno di sapere se la sua possibilità di attuare un design all-digitali su una scheda FPGA in quanto l'oscillatore digitale controllata (DCO) richiede un clock ad alta frequenza per essere alimentato ad esso.Tuttavia, ho bisogno di generare i seguenti segnali utilizzando solo un singolo 100MHz di clock:
200MHz
300MHz
42.8MHz
21.4MHz
10. & MHz
0.1MHz
Poiché il DCO bisogno di un altro segnale di clock per funzionare, im in una correzione vera qui dal momento che ho un solo segnale a mia disposizione: la frequenza di riferimento 100MHz.
Si prega di suggerire qualche modo per aggirare questo o su qualsiasi architettura adatta per la progettazione di FPGA.